Привет всем!!!
На Cyclon подаются данные по десятиразрядной шине и тактовый сигнал. Данные изменяют своё значение по каждому фронту тактового сигнала (как положительному, так и отрицательному). Я умножаю тактовый сигнал во встроеном PLL на два, и использую его для защёлкивания данных во входных регистрах и их дальнейшей обработки.
Вопросы:
1. корректна ли такая схема?
2 можно ли обработать эти данные без использования PLL?

Почти уверен, что ответы 1-Да, 2-Нет, но хочется подстраховаться.

1. Мне почему-то кажется что нет. Нужно документацию на PLL смотреть. Я ее не помню.
2. Посмотреть документацию, как DDR делать.

Может подскажите где?

У Альтеры есть открытый проект link port
http://www.altera.com/support/refdesigns/s...amp;WT.oss=link
Но принцип обратный - на понижение частоты и соответственно расширение разрядности принимаемых данных

При реализации этого подхода не полечится защёлкнуть входные данные в FastInputReg, а это чревато нехорошими последствиями.

Вы не озвучили частоты, с которыми работаете. Но если умножаете на pll, значит невысокие.
А здесь все наоборот. Процессорный link port. Причем все просто и прозрачно. И клок не нужен непрерывный. Правда разрядность поменьше. А базируется именно на том, что клок сопровождения - локальный.
И все это добро потом легко ложится на пониженную системную. практически любую. одноклоковая синхронизация.
Все пляшет и поет. Конечно есть констрейны.
Проект рабочий.

62,5Мгц *2 = 125 Мгц.

Это конечно здорово. Боюсь что в схеме с PLL будут проблемы из-за нестабильности клока.

Всё это компенсирует отсутствие FastInputReg?

А почему он должен отсутствовать. Что мешает в буфере ввода вывода расположить регистр.
Хозяин барин. Я на ночь глядя анализировать не буду.
Считайте метод альтернативным.
///////////////
Ну вот и вляпался. (Один регистр по переднему фронту. второй по заднему).
Значит и без Fast InputReg можно обойтись.

В Вашей схеме каждый разряд шины данных идёт на два тригера, один защёлкивается положительным фронтом, другой отрицательным. В Cyclon'e во входной ноге только один входной регистр. Вот в Strarix'е два , причём защёлкиваются они разными фронтами, похоже именно для подключения DDR.
Спасибо за помощь, попробую завтра предложеный Вами метод.

А чего не в лоб?


PS: ногами не бить, писал на верилоге давно.

И что мы получим на выходе? fifo_out - данные и clk200MHz- синхронный им клок? А где тогда EnableFifo_out ? Или я Вас не так понял?

Мне провести сеанс телепатии, узнать ТЗ, и написать все?

clk200MHz - маловато будет.
Тут еще с метастабильностью любят бороться. Так что clk500MHz пожалуй в самый раз.

В два раза быстрее частоты измерения входого сигнала, будет достаточно.

Причём тут телепатия. Вы предложили схему на входе которой данные , тактируемые каждым фронтом клока 62,5МГц, а на выходе те же данные тактируемые положительным фронтом клоко 200МГц. В этой схеме не хватает выходного сигнала EnableDataOut, как его формироватьВы не указали.