Многие на форуме позиционируют VHDL как наиболее подходящий язык описания больших систем. Возможно, но я всегда считал, что AHDL - это тот же VHDL, из которого выкинули все лишнее, чтобы упростить компилятор. Короче - AHDL - это простой язык, но достаточный для того, чтобы описывать системы абсолютно любой сложности. Он позволяет ТОЛЬКО описывать аппаратуру, но что вам еще надо? Что касается сборки с участием Verilog и VHDL функций, то делается это элементарно и поддерживается любым Quartus`ом.

Вот как раз-таки из-за непонимания разницы у разных товарищей регулярно возникают вопросы типа "за сколько тактов ПЛИС выполняет команду A=B+C"


Их и не надо все соединять. В Xilinx Foundation я просто рисовал функциональные блоки, а на входах и выходах ставил Bus terminal'ы и проименованные куски цепей. Одноимённые цепи в проекте соединяются автоматически.

Считаю, что знать надо и VHDL, и Verilog (ну и AHDL, если на альтере сидишь), но писать лучше на чем-то одном (если обстановка позволяет). Знание других языков пригодится при изучении чужих проектов, примеров из какой-нибудь книжки и т.д. И только. А для проектирования на ПЛИС обширные познания в языках вряд ли пригодятся. Равно как и использование всяких замысловатых и "загадочных" конструкций... Для моделирования - да, тут спору нет (для этого и придумывали). Для проектирования - вред.
Сам проголосовал за "совокупность вышеперечисленнго", т.е. VHDL + иногда схемотехнический вввод (иногда логику работы какого-то узла быстрее понять, когда он в таком, в схемном виде). При этом не считаю, что "один язык хуже другого или сложнее" (с позиций проектирования устройств на ПЛИС). Просто начинал с VHDL - литературы на русском больше по этому языку попалось, чем по Verilog (AHDL не интересен, т.к. пользуюсь Xilinx). Сейчас изучаю Verilog, пригодится. При этом писать все равно буду на VHDL.

Я как гражданин Евросоюза применяю VHDL. Verilog не люблю из-за похожества с C.

Тффуу - трудно мне искать русские буквочки на своем рояле!

При выборе языка руководствовался его возможностями и количеством проектов, которые были мне доступны. В итоге "освоил" VHDL. Проектов на VHDL действительно куча, к тому же этот язык более гибкий.

Начал писать на AHDL - поскольку моё изучение ПЛИС началось с Альтеры и небезизвестной книжечки Антонова. И так "подсел" на этот язык, что не могу оторваться от него, даже после того как освоил VHDL. Теперь когда делаю что-то для Альтеры, только AHDL. Если Xilinx - VHDL.

В данный момент пишу на VHDL. Еcли в будущем понадобиться Verilog - изучим и его

Пора добавить в опросник SystemVerilog. А то самый прогрессивный способ просто не попал в пул.

А зачем? Это же просто следующая ревизия верилога после 2001. Так как после расформирования IEEE P1364 все ее дела перешли к IEEE P1800. Давайте тогда уж разбивать и VHDL по его ревизиям, и верилог на 2001 и 1995...

Э нет. следующая ревизия верилога после 2001 - IEEE P1364-2005. A IEEE P1800-2005 это уже новый язык, правда сохранивший совместимость с conventional-verilog.

Я думаю что мало кто из программеров согласится с утверждением, что С++ - это просто следующая ревизия C. Издали похожи, да.

Ну а то, что в 2009 собираются издать объединенный стандарт IEEE P1364 + IEEE 1800 это гуд, но это надо еще пережить.

Ну извиняюсь, про 2005 забыл. Моя глюка. Но все равно, я и как программист C/C++ считаю, что C++ это просто очередное расширение C, и как HDL-писатель, что SV просто эволюция V. Обратная совместимость со старым об этом говорит однозначно.

Начал писать на AHDL. Сейчас потробовалось изучать VHDL, причем основные компоненты этой работы сделаны на Ahdl :-(

Я проголосовал за vHDL, за простоту/человечность синтаксиса
мне не нравится запоминать спецсимволы в языковых конструкциях,
ну не люблю я иероглифы :-)

Начинал со схемотехнического ввода, т.к. сам изначально схемотехник.
Потом освоил AHDL потому что это было элементарно просто и наглядно.
Выбор между VHDL и Verilog сделал примерно так: не зная этих языков, просмотрел несколько дизайнов, выполненных на них на предмет того - какой мне, незнающему, покажется более интуитивно понятным. Таким образом выбрал Verilog.

язык, схема, да какая разница! Это ведь всего лишь инструмент. Главное это ведь понимать что ты делаешь, физику процессов, математику, а уж как реализовать по моему не важно!