Альтера предлагает и дает документацию по моделированию всей системы НИОС.
Моделировать отдельные устройства со слейвом на шине Авалон я уже умею.
А как моделировать устройства с мастером?

Ну например можно взять модуль DMA, в том же SOPC билдере, и посмотреть как он работает. DMA имеет и слейва и мастера. Через слейв инициализируем и выдаем команды контроллеру DMA, а через мастер DMA контроллер передает данные по шине avalon, когда ему арбитр разрешит.

Теорию рассказать я и сам умею ;-)

Готовый рабочий модуль с Авалон мастером я подключал к системе.
Смотрел как создается арбитраж.

Для слейва я могу в Тестбенче создать воздействия на шины и сгналы управления.
Для мастера нужно еще добавлять логику, которую SOPC Builder добавляет к проекту.
Эта логика должна подкачивать с внешней памяти данные.

Я могу создать эту логику внутри модуля для тестирования.
Но она должна "исчезнуть" при сборке системы целиком.

Как это сделать я не знаю.

вставляете свой код между комментариями в модуле test_bench (создается в головном файле сопс билдером), и можете симулировать, а при синтезе этот код не участвует.

module test_bench
;

...

// <ALTERA_NOTE> CODE INSERTED BETWEEN HERE
// add your signals and additional architecture here


// AND HERE WILL BE PRESERVED </ALTERA_NOTE>

...

endmodule

После двухнедельного перерыва приступил к моделированию мастера шины Авалон.
Как оказалось для моделирования все есть в самом модуле.

Нужно только подключить "стандартную" память и узел отработки сигнала готовности памяти.

Хотел прикрепить сюда архив проекта.
Но почемуто ошибка

"413 Request Entity Too Large"

Все правильно, SOPC_Builder сам генерит test_bench на весь модуль, куда входят составные части (nios, память, uart и т.д.), и уже с сигналами reset и clk. Если ставите SDRAM память, то визард сгенерит модель этой памяти и подцепит ее для моделирования, ничего самому делать не надо Единственное - задать соответствующие входные воздействия на input пины, если таковые используются, для модулей. Иначе будет неопределенность в симуляторе.

Я что то не пойму - а почему нельзя написать стандартный тестбенч иподшить его к прожекту ??

И не просветите - что это за

??

Уточню, SOPC builder генерит шаблон для тестбенча на всю систему (проц, память и т.д.), которая создана с помощью этого билдера, в котором описаны только клок и ресет. Остальные входные сигналы в системе, если таковые есть, при необходимости надо самому дописывать. Простейший случай - система из ниоса, памяти(SDRAM), пина(PIO). В сопс билдере включена галка - создать файлы для симуляции. Софт программа откомпилирована, тоже с галкой - для моделсима. Далее в моделсиме выполняем setup_sim.do (созданный билдером) и смотрим результаты моделирования всей системы.

Изивните,можно вопрос?Я создал мастера и мне надо сейчас сделать тест от него на шину Avalon. Не подскажите как это можно сделать?
Есть мысли:
1)написать отдельно на vhdl тест и прекрепить к проекту(какие только сигналы и порты использовать?всего проца или только нужных???).
2)когда SOPC сгенерировал всю сиситему, то в рабочей папке появляется папака с для моделсима. Может туда как можно прикрепить совй тест в виде модуля,как делается это при моделировании всего проекта?

2 ROMЫ4 - первый вариант быстро делается - пишите по спецификации тест бенч и смотрите. Или же вариант 2 - собираете систему, и симулите полностью ( an351 как ЮГ )

Например,я написал отдельный проект "воздействия" своего мастера на Nios на vhdl. А как его можно подкрепить ко всей системе Nios? Чтобы посмотреть как он с ним работает?
Ведь когда ниос сгенерился,создается папака с моделсимными файлами. Из SOPC запускаю моделсим. Далее s на симуляцию. Там отображается вся система. Один из вариантов можно подцепить свой тестик ко всей системе через прикрепления нового файла.Что-то пока с этим трудности
Может поэтапоно кто поможет
Или другой способ можно использовать?
Ксати, в своем тесте указывать сигнала по спецификации мастера)???