Проектирую в Квартусе кусочек схемы и непойму что происходит.
Подаю на два входа XOR тактовый сигнал и его задержанную копию (через инвертор или LCELL) , но на выходе получаю стабильный лог. уровень.
В Квартусе отключены игнорирование LCELL и пр. (установки по умолчанию).
Подключаю SignalTap и вижу, что LCELL или инвертор не вносят никакой задержки... Что надо подкрутить в Квартусе, чтобы нормально отрабатывалась ситуация ?
Что интересно , эта же схема в MAX+ прекрасно моделится.

Оптимизация, сэр!
А вообще, делать такую асинхронщину в ПЛИС - моветон.
Получите по полной программе комплект шаманских плясок с бубном.

Не совсем понял, насчет асинхронщины. И где она здесь ?
Смысл всего ентого дела - удвоение частоты.

Вот в этом асинхронщина и есть. Ваш выходной сигнал буде зависеть от задержки LCELL. А это - величина не детерминированная
Зависит она о туевой хучи условий - температуры, напряжения питания, фазы Луны и пр. И если даже на макете вы соберете более-менее работаюее устройство, то с повторяемостью такого устройства могу возникнуть ба-альшие пролемы.
Хотите удвоить частоту - используете PLL (если она, кончено имеется в кристалле).

а он прав

Хорошо бы , конечно, ПЛЛю задействовать но она уже занята. А насчет нестабильности задержки -это всё понятно, но вопрос был в другом - куда она делась в принципе ?

Ну тае ее, поди, отпимизатор посчитал ненужной да и выкинул.

И еще одна реплика по поводу задержек. Начём в дискретной технике доПЛИСовой эпохи реализавали задержки сигналов ?
Правильно , на RC-звеньях, а стабильность параметров конденсаторов ,имхо, похужее наверное будет, чем в задержки в ПЛИС. И ничего, аппарутура до сих пор исчо работает, несмотря даже на старение элементов.

Как говорится, "что русскому хорошо, то немцу - смерть".
Технологии разработки устройств на основе "средней" логики и на основе ПЛИС - это, как говорят в Вашем замечательном городе, две большие разницы.
И требования к проектам, соответственно, тоже разные.

Удвоение частоты лучше далать так, как по ссылке написано.

http://www.xilinx.com/xlnx/xweb/xil_tx_dis..._ID=pa_six_easy

Или вот еще пример, как делать не надо

**************************
subdesign clkx2
(
clk_in :input;
clk2x_out :output;
)

variable
one :dff;
two :dff;
reset :dff;
begin

one.clk = clk_in;
two.clk = !clk_in;

one.d = vcc;
two.d = vcc;

clk2x_out = one # two;

one.clrn = !reset;
two.clrn = !reset;

reset.d = vcc;
reset.clk = clk2x_out;
reset.clrn = !reset;

end;
**************************

Только что проверил - в квартусе моделиуется.
Но в этом примере есть ограничение - входная частота не должна быть выше определенного значения, которое определяется архитектурой и быстродействием ПЛИС (попробуйте промоделировать сами).

К примеру, по результатам моделирования, в EPM240T100C5 при входной частоте выше 16,66 МГц (период 60 ns) этот проект уже не фурычит.

Сообщение отредактировал Stewart Little - Oct 14 2005, 13:22

Пасиба за ссылочку.
Мдя, и все же где у него кнопка ??? Т.е. как включить задержку...

есть директивы компилятора - в зависимости от языка и от среды синтеза можно чтобы компилятор не трогал тот или иной кусок при переработке кода.
о том что раньше RC цепи хорошо работали - так раньше и частоты другие были и потом к RC не относились с большим довериемб интегральные схемы задержки ведут себя лучше