Думаю тут дело не в правильной интерпритации команды, а в неискаженных данных которыми оперирует команды. NOP ни с чем не взаимодействует, тупо ждёт. Остальные команды как минимум читают или пишут в регистры, и как максимум дёргают внутреннюю переферию.

Ну что, нет ли у Вас каких-либо известий? Или забили на это дело?

Да не то, что забил... Полазил по описаниям, так и есть, как вы сказали, т.е. допускается плюс-минус 2% от такта к такту, далее там говорится "изменение частоты более чем на 2% может привести к непредсказуемому поведению, поэтому требуется держать МК в ресете во время смены клока".

Ну и в связи с этим, неохота мне задавать вопрос в атмеловской поддержке, чтобы нарваться на такой очевидный ответ, и прослыть ugly customer (жутким субъектом) (:-). Комизм ещё и в том, что они не поймут, что частоту качать на 20% нужно для создания ФАПЧ на самом микроконтроллере, это выходит за рамки их разумения.

Ну да ладно, я решил задачу по-другому, теперь могу принимать данные с USB аппаратно с помощью SPI, проц 50% времени свободен.

А Вы его не так задайте. Вы спросите - "как согласуется утверждение о полностью статическом дизайне на первой странице и требование +-2%? Могу ли я, согласно первого утверждения тактировать МК от кнопки?"

Сдаётся мне, полностью согласуется. Беглый взгляд на временнЫе диаграммы в любом DS показывает, что для внутренней синхронизации используются не только основная частота CLKcpu, но и её "версии" с различной задержкой, т.е. выполнение команд по времени разбито на части, гораздо меньшие периода входного синхросигнала.
Поэтому при резком изменении Fclk возможна ситуация, когда последовательность появления фронтов/спадов внутренних сигналов МК будет нарушена и, например, МК попытается прочитать данные до того, как устаканится адрес, "хвост" команды обгонит "голову".
ИМХО, для создания этих задержек используются RC-цепи.
Ну, а при медленном изменении тактовой частоты, границы между внутренними синхросигналами не расползаются, и все работает ОК.

Да ну? Где-же Вы это "бегло увидели"?

Ну да! Например в DS на Мегу128:

Figure 7 Single Cycle ALU Operation,
Figure10 On-chip Data Sram Access Cycles
Figure13 External Data Memory Cycles
Figure156 External Memory Timing

У меня, конечно глаз - не осциллограф, но всё-же ...

Ну так вот насчет обычной Figure 7 - никаких задержек для выполнения тут не нужно. Если после фронта сигнала CLK будет зафиксирован адрес чтения, то через некоторое время данные появятся на выходе двухпортового регистра, затем пройдут через сумматор и по следующему фронту CLK зафиксируются обратно в памяти.
Остальное тоже без всяких задержек делается. Что-то мне вообще подсказывает, что тут дело в контроллере флеша. Там, видимо, какие-то из..бы.

Если так, то задержки фиксированны и "хвост" успевает закончится до начала "головы" при максимальной тактовой. А вот если дополнительные синхросигналы образуются за счёт умножения тактовой каким-нибудь PLL-ем, то да. Причём и в случае резкого понижения тактовой PLL может слетать. Хотя тогда вопрос "могу ли я тактировать кнопкой" особенно интересен.
Аж руки зачесались попробовать минимальную тактовую... времени нету пока.

В принципе это два разных вопроса, не совсем понятно, как вы их связываете друг с другом, но на оба вопроса есть ответ в дейташите.

1) Пмсм под полностью статическим дизайном у них, у атмельцев, подразумевается, что ВСЕ регистры проца не динамические, а статические. Отсюда следует, что теоретически тактовая частота начинается от нуля, что ОТРАЖЕНО в описании. И вы можете тактировать МК от кнопки, раз в год (31 июля) тактируя свой аппарат, правда, такое нафик никому не нужно, но теоретически допустимо.

2) На второй вопрос, какова допустимая скорость изменения периода клока, дан чёткий ответ: плюс-минус 2% от одного клока до другого, если больше, то будьте добры поставить проц в состояние ресет. Почему так - непонятно, но ответ есть.

Особенно интересен момент старта из глубокой спячки всего за 6 тактов. PLL, говорите? Слишком уж частота среза фильтра в обратной связи должна быть высокая... Аж такая, что и фильтра не надо А, значит, и PLL так себе получается...



Полностью статический дизайн подразумевает, что ограничивается только период CLK (мин. значение), время нахождения его в состоянии 0 и в состоянии 1 (тоже мин. значение). В сторону максимума - любое.

Это и записано в Clock Characteristics/External Clock Drive. Но еще эти 2%... Вот тут уже совсем непонятно.

Дмитрий, как вы видите, есть ответ на оба вопроса, так что спрашивать у техподдержки нечего. На вопрос "почему так, а не эдак?" они вряд ли захотят ответить, даже если знают ответ.

Уговорили. Спрошу сам

Дело теперь за немногим,
Нужно натуры живой,
Глядь, симпатичные ноги
Гордо идут с головой
(С) ВСВ

Удачи вам, Дмитрий!

Если нужна помощь в переводе или обсуждении перевода, обращайтесь.
Глядишь, впоследствии вам присвоят следующее звание Rst7.5(:-)

Мда...
Я как-то применил ( причем украденую у кого-то! ) идею использовать частоту с выхода контроллера CAN для AVR. Все работало, но черт меня дернул посмотреть даташит.
Учитывая, что прибор стоит кучу денег и продается штучно по всему миру, поставил второй кварц и сплю спокойно.
Не задаваясь лишними вопросами