В разарботке планируется применить MT48LC32M8A2- обычный SDRAM от Micron. Планирутся организация двух каналов памяти, по три микросхемы в каждом, для расширения шины данных до 24 бит. Память будет подключена к ПЛИС. Возник вопрос: что делать с сигналом CLK? У меня на данный момент есть два варианта:

1. По-простецки, сигнал CLK развести от одной ноги ПЛИС на все 6 микросхем "звездой", поставив для порядка на каждую линию по резистору 30 Ом.

2. Взять "клокоразветвитель" и раздавать CLK на SDRAM через него.

Второй вариант не дает мне покоя, но... Среди огромного разнообразия clock disrtibution микросхем что-то никак не удается выбрать такой, от которой не захотелось бы поморщиться - то propagation delay такой, что боюсь мне потом по этому клоку данные не собрать, то output skew превышает нормы, рекомендуемые micron'ом...

Короче говоря, прошу совета у более опытных товарищей - как вы поступали в такой ситуации? Если пользовали clock disrtibution, то какие и с какой памятью.

Заранее спасибо!

я бы так и делал. Клок, возле выхода 6 резисторов (у вас от одного PLLя оба контроллера тактируются?) и на клоки SDRAMин. (надеюсь плата у вас не метр в длину?)

Контроллеры, да, тактируются от одного клока (вообще думаю идею плюнуть на два канала и пусть все пишется скопом в шесть микросхем параллельно, но это уже лирика). Плата, да, существенно короче метра.


Смущает только Ваша фраза насчет "возле выхода". Micron в своей TN-46-14: Hardware Tips for Point-to-Point System Design Termination: Topology, Value, Placement советует на клоковые линии согласующие резиторы ставить либо у памяти, либо посередине линии (Table 2).

Ну и насчет "клокоразветивителей". "Ведь, если звезды зажигают - значит - это кому-нибудь нужно?"

Чтобы помех меньше наводилось на ту часть, что после резистора. ИМХО у вас другой случай: нужно чтобы звона не появилось в звезде, так как выходы у ПЛИС очень мощные и дают очень крутые фронта.


Нужно. Но на более серьезных частотах.

2 Methane

Спасибо, понял.


Тут вдогонку возникает еще вопрос, шину адреса и управление как лучше сделать? Понаставить резисторных сборок по числу линий адреса и управления на каждую SDRAM или только у ПЛИС?

я не помню где, но врде как на адрес и управления они и не нужны. Только на данные, да и то, не обязательно может быть. Еще видел рекомендацию, сделать в земле вырез в форме буквы "П" Где вверху - та часть SDRAMины где IOданных, (верхняя перекладина проходит под микросхемой между обычными ногами и теми ногами что буферы IO) а нижние палки заканчиваются под ПЛИСиной. Это чтобы не дать тем помехам которые возникают про обмене, разполстись по всей плате.

Да, что для клока у ПЛИС специальные входы/выходы, а все сигналы данных одного контроллера SDRAM должны быть в одном банке, в курсе?

попробуйте взять Hyperlinx от Mentor graphics просимулруйте схему резисторы на клок адрес данные могут быть не нужны

самое главное длинну всех цепей старайтесь выдержать. для clk, для данных и для адресса. ну и CAS/RAS - на каждый сигнал чтобы был одинаковая длинна. самый лучший пример - это разводка SDRAM планки памяти. резистеры ставьте на клок, а на остальные (если будут подключены на прямую к плис) не обязательно.

нафига?

Methane, Iouri, SFx: Спасибо.

Methane, насчет применения DPCLK не уверен, что получится, а насчет банка - это само собой.

Iouri, насчет "просимулруйте" я уже давно сомневаюсь в результатах подобных "симуляций"  

SFx, кстати о планках памяти. Разглядывал материнку одну... Так и не понял, там какие-никакие клокоразветвители ставят? Ибо на планке не разглядел, а планки бывают и по 12 микросхем на планке, а четверки таких планок, воткнутые в мать вполне работоспособны...

не понял.

на нормальных материнках должен стоять стять. болеее того есть Regestred DIMM - так на них тоже свой клокоразветвитель стоит.
в принципе, если у Вас два канала, можно одни клок на три чипа, и сделать еще один вывод - на другие три чипа, ограничившись резюком только.



чтобы не парится о задержках распространения. тем более все руководства по дизайну планок памяти делят путь от пина до чипа на несколько сегментов каждый из которых должен иметь одинаковую длинну проводника. это сразу избавит от многих проблем при дизайне контроллера памяти.

Тогда прийдется сильно парится при разводке. Да и какой смысл выравнивать на 133 МГц ? задержа на плате 6 пс/мм, разница в 10 см - 0.6 нс, 10 % от тактовой, что не сильно много. Делайте так, чтобы клок был самым длинным, чтобы к моменту его прихода все остальные уже были установлены. Вы же не собираетесь доводить разводку до абсурда, с разницей между длинами линий более 10 см ?

Если хватает нагрузочной способности тактового выхода - то можно и звездой или сбалансированным деревом (подробности можно посмотреть по аппнотам трассировки DIMM - все симметричные сегменты должны быть одинаковой длины). Для SDR SDRAM на 133MHz задержка вносимая трассировкой не столь существенна, чем отражения и возможные резонансы. Если неудачно оттрасировать то некоторые чипы могут или пропускать такты или "ловить" лишние. Также промоделировать готовую плату в HL крайне желательно - именно на предмет ложных срабатываний. Из дистрибютеров - есть опыт использования PCK2002 (он, правда, 4-х канальный) и предназначен для PCI(X) - имеет задержку ~3нс - для SDRAM скорее всего не подойдет - думаю, надо искать чипы с PLL/DLL (имхо, только они не будут давать задержки).

Это я к тому что для клока у ПЛИС в принципе есть глобальные выходы, у Альтеры DPCLK называются. Подключаются к глобальной сети ПЛИС.

2 WEST128, VslavX Спаcибо!

З.Ы. Посмтореть на Hyperlinx что-ли...