можно пробовать до бесконечности - пока не настанет время подключить 64 последовательных шины данных.

поэтому цель не занять плисину никому не нужными сдвиговыми регистрами (при заполнении 91 процент) а понять почему не работает именно система на встроенных возможностях. да в этой версии есть ошибка в плате - да пришлось скомбинировать 2 метода имею ввиду использование DCM

если есть узкие места они должны проявляться на ходу,

если кадровый клок не меандр - не правильно захватит десериалайзер - сигналы сдвинутся и вместо 2000 будет или 4000 или 1000

но сигналы правильные только сбоенные. и в таком состоянии они когда все подстройки уже проведены

переподстройка ничего не даёт

ПОВТОРЯЮ НАЛИЧИЕ СБОЯ ЗАВИСИТ ТОЛЬКО ОТ ПЕРЕСБРОСА DCM И БОЛЬШЕ НЕ ОТ ЧЕГО.

в классическом интерфейсе он останется на своём месте

А если вам надо подключить 64 канала - как вы собираетесь вообще на DCM выезжать? Если вы расчитываете, что LCLK у всех будет строго синфазный, вы возьмете один и пощелкаете им 64 канала - вас может постичь такое разочарование, по сравнению с которым текущие проблемы померкнут.

вот под 64 будет новая плата - правильная. а пока надо понять как работать с имеющимся железом

повторюсь - работает или нет зависит от загрузки плисины. если её освободить до 80 процентов всё работает как часы

По опыту могу сказать в Virtex-4 DCM крайне нестабильны. Вы заметили какой в репорт-файле пишется джиттер на DCM? На мой взгляд величина очень огромная.
Некоторое время назад я проводил ряд экспериментов над решением вопроса о быстродействии Virtex-4 и по случайному стечению обстоятельств на первой плате из партии в 10 шт. удалось разогнать DCM до 600МГц по выходу FX (по даташиту максимальная частота которого составляет где-то 300МГц) и пройти тесты по фильтрации сигнала с АЦП с помощью FIR-фильтра. Обрадованный результатом я попытался повторить эксперимент на других платах, но ничего не вышло - прошивка работала со сбоями, причем даже при снижении частоты по выходу FX до максимально рекомендованных 300МГц (в качестве опорного использовался КГ с низкими фазовыми шумами на 5-ой механической гармонике). Тогда я ради эксперимента попробовал подать опору от внешнего генератора исключив DCM - все платы устойчиво заработали на 600МГц. Ставить на плату отдельный генератор не позволяло место, а работать на низкой частоте не хотелось при таком-то потенциале! Тогда я сделал следующее - я стал поочередно фиксировать местоположение DCM на кристалле с помощью атрибута RLOC_ORIGIN, пока не добился устойчивой работы всех плат на частоте ~425МГц.
Проблема мне видится в плохой ЭМС внутри кристалла из-за отсутствия развязки по цепям питания DCM и всей остальной части, отсюда очевидна и прямая зависимость от занимаемого объема и потребления (в моем случае вся площадь BGA кристалла на ПП была усеяна конденсаторами 0402).
Могу с уверенностью сказать, что на частотах до 400МГц DDR можно спокойно обходиться без DCM и SERDES, особенно когда по условиям работы тактовая частота идет с перерывами, как например при общении по линк-портам TigerSHARC'а.

P.S. Есть надежда, что в новых Virtex-6 эта проблема решена

Выложите отроученый проект в котором сошлись констрейнсы прописанные на 600MHz для DCM, что то слабо верится этим цифрам.

Ну вот послушайте же наконец, второе мнение совпадает с моим. Также еще хочу заметить следующее: в новом дизайне, где будет 64 канала, вы если будете ячить по-своему, у вас на выходах ISERDES, относящихся к разным кристаллам АЦП получатся разные временные домены, поэтому все равно придется ставить elastic. То есть сделав сейчас по-моему вы получите решение, которое одинаково бодро будет работать и на этом железе, и на новом. Если же вы будете продолжать по-своему - вы потратите время дважды: один раз сейчас, чтобы найти и прибить баг, и один раз потом, делая новый дизайн для нового железа.

Я частоту DCM задаю потом, программным путем, а для ISE в констрейнсах ставлю условия помягче

про временные домены не понятно????

второе мнение - это у кого????

сделав по Вашему равносильно тому, что в Fx кристалле делать процессор на микроблейзе. Я не прошу навязывания мне своего дизайна, который вы кстати не дадите, а задаю вопрос про имеющийся, сделанный как гибрид из предоставленных на сайте ксилинка примеров. И повторюсь делать я буду так как надо, а не как получилось у Вас.

У меня были сомнения что ошибки возникают при переходе с домена на домен и я сделал следующее.

поставил переход 1 и 2 канала ацп по одному фронту а 3 и 4 по другому. ошибок от этого меньше не стало. все каналы или работают или не работают То есть дело тут в ошибке более серьёзной чем переход с домена на домен.

Что тут непонятного: каждый чип АЦП будет иметь свой LCLK, а это свой временной домен. Можно конечно попробовать на высокочастотный вход ISERDES подавать LCLK конкретного АЦП, а на деленный - одинаковый на все, благо что фаза у него бежать не будет к LCLK, хотя и будет отличаться. Но не знаю, не уверен, что заработает стабильно.

Это у rloc.

Это не так: я вам предлагаю на логике сделать то, чего встроенный блок не может (DDR регистр длиной 12 бит).

Тут у вас целых три противоречия. Первое: вы задаете вопрос про имеющийся дизайн, но я его считаю насквозь неправильным, и соответственно даю советы. Оснований же считать его правильным у вас нет: он не работает. Вам кажется, что он не работает чуть-чуть, еще пару часов - и все будет в порядке, но идет уже второй день, и послушав меня вы бы уже скорее всего закрыли этот топик или получили сильное подтверждение того, что проблемы не в прошивке. Второе: у вас действительно сделан гибрид, поэтому он не подходит под определение "как надо". И третье: глупо просить советов, не будучи готовым им последовать.

Так делать переход неверно, ибо если фазы частот бегут друг к другу - вы получите ошибку хоть к какому фронту привяжитесь. Но это так, к слову, тут похоже не та проблема.

The classic ADC interface version of the one-wire reference design can support any number of
resolution bits up to 80 MSPS because the serializer is constructed inside the FPGA logic
(slices and flip-flops) and uses a digital clock manager (DCM) as the internal clock source.
However, the featured ADC interface is limited to 12-bit resolution and approximately
120 MSPS because it is bonded to the ISERDES components.


это из того документа
на сколько я понимаю, Вы считаете что 866 документ от ксайлинкс и зип файл с примерами вещь абсолютно не рабочая, не правильная и не может быть использована???

я знаю что не полностью повторил интерфейс, заменив делитель на слок менеджер. И ещё я знаю что есть проект в котором сделано всё и работает и знаю что стереть из своего, чтобы тоже заработало.

повторюсь проблема появилась после заполнения плисины




всё тактируется от одного резонатора.

и эти 2 частоты это 50 мегагерц с резонатора напрямую и 50 мегагерц которые клок менеджер сделал из 300 - как же должно всё колбасить чтоб они побежали на половину периода.

Повторюсь, rloc вам сказал, с чем это может быть связано. Вы же уперлись, вот вам надо с DCM и все, Xilinx посоветовал - теперь надо убиться, но выполнить. Вы все их советы так выполняете? По емкостной развязке например, все-все дословно? Кажется, топик вообще начался с того, что вы разводку сделали в корне неверно. Так что теперь пытаться тыкать людям, которые пытаются несмотря на вашу грубость вам помочь xapp и говорить, что они балбесы несмыслящие - вроде как-то некрасиво, не находите?


Я вобщем-то отметил, что не думаю, что проблема тут. Однако, если у вас есть в FPGA 50 напрямик от резонатора (странная идея питать такие высокочастотные АЦП от резонатора, ну да ладно) самое время попробовать использовать ее вместо деленной от 300.

чтобы вопросов не возникало - генератор фирмы эпсон стоит на удалённой плате с ацп
с ацп идёт 50 мегагерц на плис и приходит на вход клок менеджера, с которого идут 50 300 100 для шин процессоров и прочего.

параллельно приходит битовый и кадровый клок. битовый клок идёт на другой менеджер который получает 50 и 300

Вопросов не возникает, возникают дополнительные предостережения: умножая 50 на шесть, чтобы получить 300, DCM находится в HF mode, а для этого режима 50 на входе - минимально допустимая, что на мой взгляд многократно увеличивает риски, которые описал rloc.

Да и вообще, вторая DCM тут точно лишняя: можно из LCLK получить 300 и 100, а 50 получить потом из 100 на PMCD или вообще на триггере.

Да дело ещё и в том, что АЦП почти всегда придавлено энерго сбережением - при этом с неё клоки не идут

Т.е вы разводите проект с констрейнсами скажем 100Mhz, а потом увеличиваете частоту (насилуя DCM заоблачными частотами) проводите эксперименты и после этого пишите что DCM глючит и про какое-то EMC. Естественно он будет глючить, т.к роут и размещение внутри кристалла проводится относительно тех констрейнсов условия которых вы ставите помягче. Вот часть даташита по DCM
Сорри за оффтоп в этой теме.