параметры передачи:
data rate - 280Mbps
deserialization factor - 7
LVDS_clk - 40 MHz

разрешите в alt_lvds вход pll_enable и разрешайте pll с задержкой после конфигурации/реконфигурации fpga

Здравствуйте.
Не стал делать новую тему так как проблема очень схожая - есть циклон 2 и есть DS90CF386 - нужно дрыгать норами DS90CF386.
Времянка :

То есть вроде бы всё просто.
Посмотрел сначала на ALTLVDS - вроде самое то.
Почитал форум. Но вот в чём загвоздка - не получается передать данные корректно.
Входящая частота на кристалл 60 МГц. Её ставлю как LVDS_inclock, когда выбираю 180 Mbps. Каналов 4, сериализационный фактор 7, "Allign clock to center" ON, "Register tx_in using tx_coreclock", " Use tx_outclock", "tx_outclock divide factor" == 7, "Phase alignment tx_out to tx_outclock" == 45 deg, "Clock duty cicle" == 57.
Итого должно получится как на вышеприведённой времнке.. получается..
Вот только биты совершенно другие со стороны DS90CF386.. Начинаю передавать 1,2,4,8 чтоб выловить биты со стороны DS90CF386.
В результате получаю такую карту битов :

Дохожу до 3-го бита и получаю зависимость от раза к разу - как когда , когда 1-й на DS90CF386, когда 7-й на DS90CF386....

Не объясните что за мистика ???

Давно это было...
Я помню, что мне так и не удалось полдружиться с ALTLVDS, в результате я сам сделал сериалайзер
и никаких проблем с DS90CF386 уже не испытывал. Микросхема работала без нареканий.
Если есть необходимость могу покапаться - может найду свой сериалайзер.

2 bedrive - если поищите, буду вам очень и очень признателен

Нашел =)
Простая такая схемка, которая делала из 21 бита в 3х7 бит. Смотрите

2 bedrive - весьма благодарствую!

Тту вопросик правда есть по реализации - что есть const 3x6 и const 3x3 ??

Один счетчик с коэффициентом пересчета 7. Другой затыкается на отсчете 3. Получается клок, но не меандр

И всё же - что есть что есть const 3x6 и const 3x3 ??
просто константы 6 и 3 ??

да, именно так