реклама на сайте
подробности

 
 
18 страниц V  « < 8 9 10 11 12 > »   
Reply to this topicStart new topic
> Документация на System Verilog, Сбор документации на SVerilog. И обсуждение тонких моментов синтаксиса
yes
сообщение Jan 13 2009, 13:56
Сообщение #136


Гуру
******

Группа: Свой
Сообщений: 2 198
Регистрация: 23-12-04
Пользователь №: 1 640



выложил доки из синопсиского VCS (vmm+fssertions)
/upload/DOCs/SystemVerilog/synopsys/

вроде бы не встречал такого на сайте

в SOLD-е много еще всего, примеры, туториалы, всякие методологии типа RVM, OVA и т.д.
если нет линукса или лень распаковывать весь солд, могу дозалить
Go to the top of the page
 
+Quote Post
SM
сообщение Jan 13 2009, 21:08
Сообщение #137


Гуру
******

Группа: Свой
Сообщений: 7 946
Регистрация: 25-02-05
Из: Moscow, Russia
Пользователь №: 2 881



А VCS-то хоть "берет" эти мудрые конструкции, от которых плохеет ментору?
Go to the top of the page
 
+Quote Post
yes
сообщение Jan 14 2009, 11:42
Сообщение #138


Гуру
******

Группа: Свой
Сообщений: 2 198
Регистрация: 23-12-04
Пользователь №: 1 640



Цитата(SM @ Jan 14 2009, 00:08) *
А VCS-то хоть "берет" эти мудрые конструкции, от которых плохеет ментору?


то о чем мы говорим (2008.9 mx) берет (но ментор их тоже берет), но VCS не глючит
ну и работает на порядки быстрее (позже попытаюсь пустить нетлист с SDF, и померить с каденсом, ментор то на этом вообще сосет)

но у VCS-а есть проблемы с начальной инициализацией и параметрами (это я изложу отдельным топиком)
то есть полного счастья нет sad.gif

зато гораздо внятней становится структура сборки (всякий маразм типа mfcu, sfcu отсутствует) и судя по всему все книжки по SV, написаны на основе VCS-а
ну и доки и примеров полно
ну и VMM там есть (вроде как прямее OVM, хотя я не копенгаген, чтоб их сравнивать)
Go to the top of the page
 
+Quote Post
des00
сообщение Feb 2 2009, 04:39
Сообщение #139


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



Цитата(des00 @ Nov 27 2007, 21:32) *
Получить книгу с автографом Яника не получилось. Вот ответ :


таки яник и сотоварищи признали что не правы, правда косвенно.

http://synopsysoc.org/insideprotocolverification/?p=40

Цитата
SystemVerilog introduces a new wrinkle. In SystemVerilog there is the additional requirement that functions not consume time. Tasks can, functions can’t. So VCS, for example, now produces a warning when a function implementation includes a task call


вот что интересно, открытый VMM может и не подняться на других симуляторах


--------------------
Go to the top of the page
 
+Quote Post
Кнкн
сообщение Feb 4 2009, 13:08
Сообщение #140


Знающий
****

Группа: Свой
Сообщений: 646
Регистрация: 21-06-04
Пользователь №: 71



SystemVerilog Assertions

Author(s): Srikanth Vijayaraghavan
Publisher: Springer
Date : 2005
Pages : 334
Format : PDF

/upload/DOCs/SystemVerilog
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Feb 16 2009, 15:38
Сообщение #141


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



Цитата(des00 @ Dec 10 2008, 09:40) *
столкнулся с занятной баго фичей.
Код
module tb #(type T = logic [0:0]);

  T pipa;


  initial begin : main
    $display("size high ", $high(T));
    $display("size high ", $high(pipa));
...

пришло от ментора письмо. говорят, что фича исправлена в 6.5. поверил наслово.


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
iosifk
сообщение Feb 25 2009, 09:56
Сообщение #142


Гуру
******

Группа: Модераторы
Сообщений: 4 011
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Нашел вот это:
http://www.pdf-search-engine.com/system-verilog-rtl-pdf.html
Сейчас буду рыться...


--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post
grigorik
сообщение Mar 21 2009, 15:29
Сообщение #143


Частый гость
**

Группа: Свой
Сообщений: 94
Регистрация: 3-11-05
Из: ARM
Пользователь №: 10 424



Ищу книгу
Verilog and SystemVerilog Gotchas:101 Common Coding Error and How to Avoid Them
by Stuart Sutherland and Don Mills
Пожалуйста, Не могли бы вы помочь?


--------------------
G.
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Mar 23 2009, 15:15
Сообщение #144


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



не подскажет ли уважаемая публика, можно ли паковать интерфейсы в пакеты
спб


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
yes
сообщение Mar 26 2009, 17:41
Сообщение #145


Гуру
******

Группа: Свой
Сообщений: 2 198
Регистрация: 23-12-04
Пользователь №: 1 640



Цитата(CaPpuCcino @ Mar 23 2009, 18:15) *
не подскажет ли уважаемая публика, можно ли паковать интерфейсы в пакеты
спб


если я правильно понял вопрос -

нельзя - вроде бы где-то явно написано
так ткнулся в стандарт

Types, variables, tasks, functions, sequences, and properties may be
declared within a package. Such declarations may be referenced within modules, macromodules, interfaces,

то есть то что инстанциируется в хиерархию в пакадж нельзя
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Mar 26 2009, 19:38
Сообщение #146


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



Цитата(yes @ Mar 26 2009, 21:41) *
то есть то что инстанциируется в хиерархию в пакадж нельзя

спб! тоже где-то в стандарте видел фразочку, типа, всё что может быть с hierarchical reference в пакет нельзя - но немного смутил доступ к полям классов, структур, объединений.


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Apr 29 2009, 20:17
Сообщение #147


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



уважаемые, стоит такая задача:
есть массив интерфейсов типа if_t из n элементов -
if_t if_array[n]();
есть набор интерфейсов в количестве n того же типа никак не объединённых -
if_t if_a();
if_t if_b();
...
if_t if_n();
необходимо однозначно связать весь набор из разрозненных интерфейсов с каждым интерфейсом массива.
кто и как изящно решал эту задачу, поделитесь мудростью. я думаю, что нужно смотреть в сторону собственной функции интерфейса типа
interface if_t();
...
function automatic if_t if_assign(if_t interface_bind);
endinterface
но есть сомнения что это реализуемо;
другой вариант - делать модуль-заглушку, но это не изящно.
что посоветуете?

ЗЫ: вообще в последнее время некоторые участники форума стали говорить, что n мало, и лучше k, поэтому если будет k, я не возражаю


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
warrior-2001
сообщение Apr 30 2009, 05:49
Сообщение #148


Местный
***

Группа: Свой
Сообщений: 375
Регистрация: 9-10-08
Из: Таганрог, Ростовская обл.
Пользователь №: 40 792



Что значит "связать"? Присвоить элементам одного интерфейса значения другого? Или нужно, чтобы было взаимное переприсваивание?
В первом случае всё просто: на уровне environment-та приассайнить нужный интерфейс из массива к интерфейсу из набора. Остальную часть проекта можно не менять. При желании это же
можно сделать на верхнем уровне-
CODE
function void connect();
...
create_env.assign_vi_int1_env(sw_tb_top.top_int1);
сreate_env.assign_vi_int2_env(sw_tb_top.top_int2);
...
endfunction : connect

Если в каждый момент времени нужно управлять механизмом присваивания, тоесть необходима уметь присваивать как из массива к набору, так и обратно, то изящнее всего было бы воспользоваться
следующим: в нужном блоке кода определить присваивание в `ifndef а, а на верхнем уровне либо определять`define а 16, либо нет. Тем самым будет происходить выбор направления присваивания.

Надеюсь правильно понял вопрос. smile.gif

Сообщение отредактировал warrior-2001 - Apr 30 2009, 05:51


--------------------
Глупцы игнорируют сложность. Прагматики терпят ее. Некоторые могут избегать ее. Гении ее устраняют.
Go to the top of the page
 
+Quote Post
CaPpuCcino
сообщение Apr 30 2009, 17:16
Сообщение #149


тоже уже Гуру
******

Группа: Свой
Сообщений: 2 047
Регистрация: 13-06-05
Из: Кёлн - Санкт-Петербург
Пользователь №: 5 973



Цитата(warrior-2001 @ Apr 30 2009, 08:49) *
Что значит "связать"? Присвоить элементам одного интерфейса значения другого? Или нужно, чтобы было взаимное переприсваивание?

извините за нечёткость формулировки. имеется ввиду второй случай, т.е. интерфейс сигнального уровня. во избежании ложной интерпритации опишу проблему подробнее:
на сигнальном уровне интерфейс подразумеваю как набор сигналов, т.е. аналогия структуры, с тем исключением, что в общем случае сигналы в интерфейсе имеют ещё и направление, таким образом оператор присваивания по аналогии со структурами здесь применять невозможно:
typedef struct {bit a;bit b;} struct_t;
struct_t x; struct_t y;
x=y; (эквивалентно x.a=y.a; x.b=y.b;)
таким образом если учесть направление сигналов в интерфейсе, то необходимо писать нечто например такое: x.a=y.a; y.b=x.b; (или наоборот в зависимости от направления сигналов).
таким образом для повторного использования кода необходимо вводить нечто на подобие метода класса, внутри которого происходит присваивание с учётом направления. кто-нибудь эксперементировал с подобным?
вариант с прекомпилятором использовать не хочется, хотчется языковыми средствами.
спб


--------------------
И снова на арене цирка - дрессированные клоуны!! Оказываем консультации по электронике за симпу круглосуточно.
Go to the top of the page
 
+Quote Post
Armen K
сообщение May 16 2009, 18:58
Сообщение #150





Группа: Новичок
Сообщений: 1
Регистрация: 26-01-09
Пользователь №: 43 972



Цитата(dimasen @ Aug 7 2006, 18:13) *
Ищу документацию на System Verilog.
Нашёл всяческие презантации и "перечни" отличий от Verilog'a (назовём ANSI Verilog smile.gif )
А нормальной доки так и не нашёл.


загружать можно от суда:
http://www.systemverilogtestbench.org/books/
Go to the top of the page
 
+Quote Post

18 страниц V  « < 8 9 10 11 12 > » 
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 27th July 2025 - 17:37
Рейтинг@Mail.ru


Страница сгенерированна за 0.01516 секунд с 7
ELECTRONIX ©2004-2016