http://www.standardics.nxp.com/support/doc...ual.lpc17xx.pdf

upd. Если заметите какие-либо явные ошибки, неточности или отсутствие важной информации, напишите, пожалуйста, сюда и продублируйте личным сообщением. На стилистику давайте внимания не обращать.

Сообщение отредактировал shahr - Jun 8 2009, 09:35

Дык с 5-го числа лежит !
Кстати кто-то говорил что там таймеры 16 бит ! Я чот не увидел, вроде нормальные 32 бита ??

Сообщение отредактировал miv - Jun 8 2009, 09:34

Это в STM32 таймеры 16 бит.

А !!!! Ну наверно.

Ну и как всегда реклама:
Enhanced flash memory accelerator enables high-speed 100 MHz operation with zero wait states.

Расходится с делом:
Flash accesses use 5 CPU clocks. Use for up to 100 MHz CPU clock.

Теперь ждем обновленные электрические характеристики, а то на самом вкусном пока TBD стоит....

Не торопись.
Как говорил классик:
Всё у нас получится, Феликс Эдмундович.

Ничего не расходится!
Написано же акселератор позволяет!

Для доступа к памяти акселератор использует 5 CPU циклов на 100 МГц, а ядру отдает без задержек...

Так на сколько я понял 5 циклов это к Flash а после акселератора zero.
Т.е. если акселератор не включен то при 100 - 5 циклов доступа к инструкциям типа,
а если акселератор включён то доступ к инструкциям zero циклов. У него же там шина 128 бит.
Или чот я не понял ?

128 бит = 4 инструкции. Но не все инструкции однотактовые. Если хотя бы одна из инструкций будет двухтактовая то должно работать без тормозов, имхо. А вот если поставить подряд много NOP-ов, то наверное скорость упадёт до 80 MIPS.

Скорость доступа к флеш по технологии 0.18 примрено 30 нс. По этому процессор может выдергивать из Флеш инструкцию (будем считать для простоты что они все 32 бита) на каждый свой цикл, только если его частота менее 33 МГц. Для того что бы процессор мог работать на большей частоте например 66 Мгц, он должен выдерхивать из флеш по две инструкции за 30 нс (флеш становится 64 битной) и в этом случае пока он выполняет первую инструкцию 15 нс и затем вторую еще 15 нс, успевают выдернуться из памяти еще две инструкции после чего все повторяется. Вот так оно и живет с нулевой задержкой. Но живет оно ровно до тех пор пока может предстказать адрес выдергиваемых на будующее инструкций. НО КАК ТОЛЬКО адрес не совпал, например витвление или прерывание, то контроллер флеша генерирует паузу по шине инструкций процессору, так как ему надо 30 нс выдернуть непредсказанные адреса.

Таким образом пока программа линейно выполняется будут честные ноль циклов задержки (у NXP Флеш 128 битная, от 4 до 8 инструкций за раз), но как только какое либо ветвление или прерывание вне этих предвыбранных адресов, получайте полностью 5 циклов дополнительной задержки при 100 МГц.

Ну а теперь для своих алгоритмов прикиньте сколько ASM инструкций занимают ваши циклы FOR ?

На моей задаче с 0 циклом задержки выполняется условно 4,7 млн. циклов, при 5 циклах задержки 8 млн циклов.

Вот и думал, что они что то придумали.... Но нет.

Хотя как я понял они SRAM смапировали в область кода, вот от туда действительно можно гнать алгоритм на всех парах.

В THUMB2 NOP - 16 битная! так что их 8 влезет


а ARM7 все нормально с ветвлениями было. ( кроме прерываний конечно)
Вы конкретный цикл приведите, который у вас из Flash работает медленнее чем из встроенной SRAM

Да, точно. Я и забыл что там инструкции поменяли.

Но ведь можно и 32 битных однотактовых инструкций поставить более 4 штук подряд

Сообщение отредактировал GetSmart - Jun 8 2009, 11:29

unsigned char y;
unsigned int m1[256];
unsigned int m2[256];
unsigned int m3[256];

for (y=0;y<=255;y++)
m1[y] = m2[y]*m3[y];



0x080000D4 2000 MOVS r0,#0x00
0x080000D6 E00D B 0x080000F4
0x080000D8 F50D6180 ADD r1,SP,#0x400
0x080000DC F8511020 LDR r1,[r1,r0,LSL #2]
0x080000E0 466A MOV r2,sp
0x080000E2 F8522020 LDR r2,[r2,r0,LSL #2]
0x080000E6 4351 MULS r1,r2,r1
0x080000E8 F50D6200 ADD r2,SP,#0x800
0x080000EC F8421020 STR r1,[r2,r0,LSL #2]
0x080000F0 1C41 ADDS r1,r0,#1
0x080000F2 B2C8 UXTB r0,r1
0x080000F4 28FF CMP r0,#0xFF
0x080000F6 DDEF BLE 0x080000D8

На этом форе, на каждый новый цикл имеем дополнительную задержку в 5 тактов процессора при 100МГц.

С SRAM это будет выполняться в 2 раза быстрей, только если SRAM для процессора адресуем меньше чем 0x2000_0000. Тогда Cortex будет лазить за ними через I и D шины.

А вы на чипе реально померяли?
С помощью SysTick или у NXP там еще таймер специальный есть.

Потому что когда я исследовал ARM7. У него цикл, попроще правда, из FLASH работал быстрее чем из SRAM встроенной.

Сообщение отредактировал KRS - Jun 8 2009, 11:52