|
Altera. Работа с LogicLock в Quartus 7.2 |
|
|
|
Jul 2 2009, 13:34
|
Частый гость
 
Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354

|
Добрый день. Подскажите такую вещь, пожалуйста. Столкнулся с тем, что пересборка проекта занимает существенное время, что не есть хорошо, потому что малейшее изменение в проекте приводит к необходимости полной переработки. Поэтому я решил использовать в проекте залоченную логику, чтобы использовать полный инкремент при компиляции. Каждому модулю в верхнем уровне назначил регион с авто-настройками. Откомпилировал. В итоге скорость упала в два раза. Соответственно пропал смысл делать бэк-аннотейт, потому что требования к проекту не выполняются.
Что я делаю не так?
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
|
|
|
|
 |
Ответов
(1 - 9)
|
Jul 2 2009, 14:17
|
Частый гость
 
Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354

|
Спасибо. Цитата раз уж решили делать LogicLock А есть альтернативная техника? P.S. Если бы я хорошо мог разместить это руками, то мне не нужен был бы фиттер
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
|
|
|
|
Jul 2 2009, 20:25
|
Местный
  
Группа: Свой
Сообщений: 429
Регистрация: 11-08-05
Из: Санкт-Петербург
Пользователь №: 7 537

|
Цитата(Ethereal @ Jul 2 2009, 17:34)  Добрый день. Подскажите такую вещь, пожалуйста. Столкнулся с тем, что пересборка проекта занимает существенное время, что не есть хорошо, потому что малейшее изменение в проекте приводит к необходимости полной переработки. Поэтому я решил использовать в проекте залоченную логику, чтобы использовать полный инкремент при компиляции. Каждому модулю в верхнем уровне назначил регион с авто-настройками. Откомпилировал. В итоге скорость упала в два раза. Соответственно пропал смысл делать бэк-аннотейт, потому что требования к проекту не выполняются.
Что я делаю не так? LogicLock, все же, не для этих целей. Вместо LogicLock попробуйте Partition. Если без LogicLock Вас устраивает разводка, то с помощью Partition Вы сможете ее зафиксировать для тех модулей, которые Вы не меняете. Причем Partition не будет, как LogicLock, пытаться сгруппировать все логические ячейки блока в одной небольшой области ПЛИС выделенной специально для этого блока. Так что разводка не сильно будет отличаться от режима с отключенной инкрементальной компиляцией и, скорее всего, вы получите и хорошее время компиляции и неплохую разводку.
|
|
|
|
|
Jul 3 2009, 03:02
|
Вечный ламер
     
Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453

|
Цитата(Ethereal @ Jul 2 2009, 07:34)  Добрый день. Подскажите такую вещь, пожалуйста. Столкнулся с тем, что пересборка проекта занимает существенное время, что не есть хорошо, потому что малейшее изменение в проекте приводит к необходимости полной переработки. Поэтому я решил использовать в проекте залоченную логику, чтобы использовать полный инкремент при компиляции. Каждому модулю в верхнем уровне назначил регион с авто-настройками. Откомпилировал. В итоге скорость упала в два раза. Соответственно пропал смысл делать бэк-аннотейт, потому что требования к проекту не выполняются. Использовал инкрементальную компиляцию с назначением партиций на 50% дизайна в режиме Post Fit, скорость сборки возрастала где то в 2-2.5 раза, на ква 8.0
--------------------
|
|
|
|
|
Jul 6 2009, 19:48
|
Местный
  
Группа: Свой
Сообщений: 429
Регистрация: 11-08-05
Из: Санкт-Петербург
Пользователь №: 7 537

|
Цитата(DmitryR @ Jul 3 2009, 10:07)  На практике Partition без LogicLock большого эффекта может не дать, так как если блоки сильно пересекаются то переразводка одного приведет к частичной переразводке другого. Пересекающиеся блоки на разные Partition не назначить - пересекающимися могут быть только LogicLock Regions. Partition это минимум один полный модуль модуль.
|
|
|
|
|
Jul 7 2009, 07:17
|
Частый гость
 
Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354

|
Спасибо, буду пробовать. Хотя минимизация блоков и связей между ними в этом случае - та еще задача.
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
|
|
|
|
Jul 7 2009, 08:51
|
Местный
  
Группа: Свой
Сообщений: 429
Регистрация: 11-08-05
Из: Санкт-Петербург
Пользователь №: 7 537

|
Цитата(Ethereal @ Jul 7 2009, 11:17)  Хотя минимизация блоков и связей между ними в этом случае - та еще задача. А вот этим заниматься не рекомендую! Partition нижнего уровня может быть вложена (полностью) в Partition верхнего - т.е. разбиение на Partition может отражать иерархическую структуру проекта - Вам надо только решить до какого уровня иерархии спуститься - т.е. насколько "мелкие" блоки вы будете выделять как отдельный Partition. Но переделывать структуру проекта под Partition не стоит, да и непонятно мне как Вы это себе представляете?
|
|
|
|
|
  |
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|