Собираем процессорый модуль с поддержкой в виде ПЛИС Cyclone 3. Процессор - TMS320C6455. На вход PLL процессора подаются 2 частоты (в нашем случае PLL Core - 50MHz, PLL DRAM - 20MHz). Так вот - появилась мысль поиграться с частотой для PLL DRAM (она в процессорной PLL умножается на 20 и гонится в интерфейс памяти). Для этого - подать уже существующие 50 МГц на PLL циклона и уже из него вынимать частоту для PLL DRAM процессора - а второй генератор тупо выкинуть.

Вопрос к гуру. Возможно ли получаемый сигнал из PLL FPGA подавать на вход PLL процессора? Со всех точек зрения (в частности - с точки зрения стабильности параметров сигнала на выходе PLL FPGA)...

Спасибо

PS. Видел похожую схему - но там почему-то в качестве опорного генератора для PLL DRAM использовался внешний PLL в отдельной микросхеме... При наличии Cyclone 2 на плате...

Сходу я бы сказал, что лучше так не делать, так как PLL в FPGA в общем хуже отдельно стоящих,
Надо бы посчитать джиттер, почитать документацию на процессор и на генератор. Он у вас какой?
Если можно, подробнее расскажите, как у вас сейчас соединены генераторы, процессор и FPGA.

Зачем? Быстродействие вы существенно не увеличите, а гемморой наживете.

Скорее - наоборот - пытаемся подстелить соломку - если DDRAM не запустится на 400 МГц.. Хоть на 200 поиграемся..

Значит тот, кто так разведет плату и перепаяет кварц в наказание.

Процессор TMS320C6455
Планируются генераторы 50 MHz & 20MHz SG-8002CA/PCM (100pps).
50 Мгц подается параллельно на вход процессора (входная емкость менее 10pF) и на CLK вход альтеры (менее 5 pF). Допустимая емкость нагрузки генератора - не более 15 pF.
Джиттер - Cycle-to-Cycle - макс 200ps, peat-to-peak - 250ps

20 МГц - пока не определились. Как вариант - поставить два (10 и 20) и управлять от альтеры выходом генераторов - или завести на альтеру (на PLL) и уже с альтеры подавать на вход PLL процессора..

У всех свои приметы, навыки танца с бубном и свои страшилки
Мне, например, не видится ничего плохого в применении циклоновской PLL для управления частотой DDRAM, ведь когда работаем с SOPC - именно так и происходит. Более того, вторая PLL, всё равно, снизит джиттер.

В приницпе PLL Альтеры сильно выше этих цифр сигнал не испортит, ну может 300 ps p-p там будет джиттер. Только тогда ставьте один генератор 50-100 МГц на Альтеру, и с PLL_CLKOUT (иначе джиттер еще примерно удвоится) гоните два клока на процессор.

Меня это тоже немного настораживает тоже.. Вроде - в суммарную допустимую емкость нагрузки я вписался.. Была мысль сделать иначе - завести с проца на альтеру SYSCLK - но это 1/8 его тактовой (1.2 ГГц / 8). Многовато.. Ставить еще один генератор? Как-то грубо...
Фактически, мне в FPGA нужна опорная частота 25МГц... И было очень удобно просто делить частоту процессора..


Что меня смущает - это то, что частота на процессор пойдет только после запуска альтеры.. Хотя - в принципе, генератор тоже раскачивается долго... Может - это мнимые страхи.. Там еще заморочка с подачей питания.. Не будет ли проблем с тем, что питание подается на проц при отсутствии тактовой частоты?..

Это мнимые страхи, надо просто ресетить процессор от сигнала PLL Lock.

Вот тут по-подробнее. На сколько стабилен этот сигнал?
Не будет возникать перезапуск при возникновении каких-то возмущающих факторов (импульсные помехи по питанию, внешние импульсные помехи и т.п.), когда в принципе ничего фатального не произошло? Ну - качнулась частота генератора.. Но - не конец же света...
В нашем деле - надо бороться за живучесть системы. И перезапуск проца - не всегда правильный выход из ситуации..

Т.е. Вы считаете, что с тактовой частотой можно творить что угодно - главное не ресетить? У Циклона этот Locked не выпадет даже если каждый третий такт начнёт пропадать (или каждый четвёртый) вообще. Так что если он выпал, то ресет и точка.
Хотя, надо поискать за последние 1-2 месяца, вроде, кто-то писал, что есть какие-то загвоздки с ресетом от этого сигнала или что-то близкое к этому.

а вас устроит что пока фпга не поднялась, проц будет лежать ? причем это не удобная вешь с точки зрения работы над проектом разных разработчиков да и перешивать фпга по житагу тоже будет очень не удобно, т.к. постоянно будет ложиться проц. ИМХО если вам уж так хочеться сэкономить то делайте это в серии, разведите на плате генератор и плис, через нольомные перемычки и делайте версию для отладки и серии.

ЗЫ. К как ваша фпга конфигурируется ? от отдельного конфигуратора или от проца ? Есть ли у вас требования на время готовности устройства после включения?

В принципе - да. Тем более, что FPGA используется кроме всего прочего и как контроллер внешней шины... Все равно - ждать готовности.


Конфигурация от отдельной EEPROM. Время готовности исчисляется секундами. Пока - не критично..


В общем - я склоняюсь к схеме с двумя генераторами. Основной - только для проца - 50МГц. И второй - 20 Мгц - на FPGA и оттуда с выхода PLL - в проц для раскачки интерфейсов. Он же будет использоваться и как источник для FPGA.

Вопрос по питанию PLL проца от PLL альтеры.. Последовательный терминатор закладывать?

Ну раз у проца есть свой генератор, то экономнее было бы грузить ПЛИСку процом. Да и обновлять прошивку проще - всё одним паком.
По крайней мере - такую возможность лучше бы заложить. В серии - дешевле будет.