Собираем процессорый модуль с поддержкой в виде ПЛИС Cyclone 3. Процессор - TMS320C6455. На вход PLL процессора подаются 2 частоты (в нашем случае PLL Core - 50MHz, PLL DRAM - 20MHz). Так вот - появилась мысль поиграться с частотой для PLL DRAM (она в процессорной PLL умножается на 20 и гонится в интерфейс памяти). Для этого - подать уже существующие 50 МГц на PLL циклона и уже из него вынимать частоту для PLL DRAM процессора - а второй генератор тупо выкинуть.

Вопрос к гуру. Возможно ли получаемый сигнал из PLL FPGA подавать на вход PLL процессора? Со всех точек зрения (в частности - с точки зрения стабильности параметров сигнала на выходе PLL FPGA)...

Спасибо

PS. Видел похожую схему - но там почему-то в качестве опорного генератора для PLL DRAM использовался внешний PLL в отдельной микросхеме... При наличии Cyclone 2 на плате...

если мне память не изменяет проц не флешевый, так что пока внешняя шина не поднялась он будет лежать долго и упорно. я бы все таки поставил бы проц отдельно с нужной обвязкой, а плис записал от него.

Проц не флешевый. Однако городить обвязку дорого - проще держать проц до отпускания альтерой CONFIG_DONE. ИМХО, конечно же.. Т.е. девайс, управляющий ресетом проца, держится по линии Mаnual Reset проводом от альтеры. Через 10мс после загрузки альтеры стартует проц.

вам конечно виднее, но я бы рекомендовал рассмотреть все варианты использования платы, а в особенности как вести разработку на этой плате и выбрать оптимальный, что бы потом не сыпать голову пеплом %)

как я понял цена вопроса то откуда брать клок на проц, либо с generator -> FPGA -> PLL -> DSP либо generator -> DSP, причем во втором случае ничего не мешает подать клок с этого же генератора на фпга, при этом появляется возможность шить плис с проца и сделать простой remote update. По деньгам будет одинаково. Ну в общем сами решайте %))