Здравствуйте!
Вот решил в ISE10.1 применить constraints: Multi-Cycle Paths Assignments.

1. Есть шина данных Microblaze: MB_DATA, тактирующаяся SYS_CLK.
Она подаётся для управления на несколько других модулей, работающих в различных тактовых доменах.
Вопросы, связанные с синхронизаторами решены.
Раньше я просто объявлял данные сигналы как False Path:
TIMESPEC TS_SYSCLK_2_GENCLK = FROM "SYS_CLK" TO "GEN_CLK" TIG;

Сейчас решил сделать по другому - как Multi-Cycle Paths Assignments.

NET "MB_DATA<*>" TNM_NET = MB_DATA;
TIMESPEC TS_MB_DATA = FROM "MB_DATA" TO "FFS" TS_GEN_CLK * 2;

Здесь TS_GEN_CLK = 3.333ns


Вообщем после Implementation смотрю ошибки в Static Timing Analyzer (см. в конце).
Получается, что не проходит данное constraint: Хоть и задан timing=TS_GEN_CLK * 2, т.е. в два раза больший,
а Timing Analyzer берёт почему-то единичный.

Что неправильно задано в Constraint ?


2. И ещё сопутствующий вопрос по Multi-Cycle Paths Assignments.
Допустим хочу организовать группу по "clk_enable".
NET "clk_enable" TNM_NET = clk_enable;

а дальше - как использовать "FROM TO" constraints ? Пока видится только такой способ:

TIMESPEC TS_clk_enable= FROM "clk_enable" TO "FFS" TS_ANY_CLK * 3;

Если кто-то сбросит пару примеров, как в реалии пользовать Multi-Cycle Paths Assignments
буду очень признателен !

С Уважением,
Игорь
-----------------------------------------------------------------------------------------------------------------------

Slack: -0.527ns (requirement - (data path - clock path skew + uncertainty))
Source: my_microblaze/GPIO_DATA/GPIO_DATA/gpio_core_1/gpio_Data_Out_7 (FF)
Destination: my_tstgen/data_reg_24 (FF)
Requirement: 3.333ns
Data Path Delay: 3.473ns (Levels of Logic = 0)
Clock Path Skew: -0.194ns (2.920 - 3.114)
Source Clock: SYS_CLK rising at 0.000ns
Destination Clock: GEN_CLK rising at 3.333ns
Clock Uncertainty: 0.193ns

Maximum Data Path: my_microblaze/GPIO_DATA/GPIO_DATA/gpio_core_1/gpio_Data_Out_7 to my_tstgen/data_reg_24
Delay type Delay(ns) Logical Resource(s)
---------------------------- -------------------
Tcko 0.441 my_microblaze/GPIO_DATA/GPIO_DATA/gpio_core_1/gpio_Data_Out_7
net (fanout=5) 3.044 MB_DATA<24>
Tdick -0.012 my_tstgen/data_reg_24
---------------------------- ---------------------------
Total 3.473ns (0.429ns logic, 3.044ns route)
(12.4% logic, 87.6% route)

не вижу связи между названиями сигналов в констрейнах и отчете STA,

А Вы чуть ниже посмотрите отчёт: net (fanout=5) 3.044 MB_DATA<24>

То что вы упомянули - это выходной "FF" порта MICROBLAZE ( тактовый домен SYS_CLK ) и далее через цепь MB_DATA<24> приходит на "FF" в тактовом домене GEN_CLK.

Вообщем тут я похоже разобрался - группу "MB_DATA" надо поставить после TO:

TIMESPEC TS_MB_DATA = FROM "SYS_CLK" TO "MB_DATA" TS_GEN_CLK * 2;

А вот за примеры по второму пункту вопроса - буду очень признателен !

Это я видел, но не понял, так как ожидал отчета c нарушением setup time, в котором сигнал MB_DATA будет source.

В принципе, констрейны xilinx не очень приятная вещь, не знаю почему. Делается по Constraints Guide, но примеров при этом хочется.

Вот кусок UCF-файла:


Тут, собственно, новых для меня слов было немного:
priority
except
phase

Попробуйте применить TIMEGRP.

Спасибо за пример ! Посмотрю