Здравствуйте всем!
Запускаем проект с 10GBit Ethernet. И пока я не сильно знаком с XAUI интерфейсом, подскажите, возможен ли своп каналов(диф. пар) у XAUI интерфейса?
Например:
RX[0]<->RX[1]
RX[2]<->RX[3]

TX[0]<->TX[1]
TX[2]<->TX[3]

*Тактовая 156.25МГц.
*Marvell 88x2010
*StratixIIGX

Спасибо.
Жду ответа.

Не скажу точно за 2010
Но,апример у 98DX285 lane swaping возможен, НО только так
0-3
1-2
2-1
3-0

А почему-бы не посмотреть в даташит Marvell?

Так читайте скорее http://standards.ieee.org/getieee802/downl...08_section4.pdf
пока проект совсем не запустился.


Да, причем именно так. A<->B, C<->D
Еще внутри любой пары может быть инвертирована полярность.
Это показывает беглый осмотр указанного документа.
Table 45–49—10GBASE-T pair swap and polarity register bit definitions

Как понимаете, я даже деньгами не рискую, перепроверьте сами

Смотрел конечно. Про своп lane'ов ни слова.
А попытался на Стратиксе в Квартусе просвопить RX[0]<-->RX[1]. Красное сообщение, что так нельзя!


Спасибо.

10GBASE-T - это про медь(среда передачи). И pair - в данном случае медные пары(провода).
Это не про XAUI.

Скажите, пожалуйста, соответствует ли нумерация lane'ов
альтеровской мегафункции XAUI PHY IP нумерации Xenpak(x2) ?
Возможна ли перестановка lane'ов в Xenpak?

Отвечу себе сам, может кому-нибудь нужно :

Altera XAUI Xenpak(x2)
tx0 rx0 - lane 0
tx1 rx1 - lane 1
tx2 rx2 - lane 2
tx3 rx3 - lane 3

Приветствую!

По поводу конкретно Altera не могу сказать, но в Xilinx переназнчение только ручками в коде.
Тут проблема в том что физическое назначение линий на плате обычно зависить от желаний производителя платы,
для него все каналы MGT одинаковы, хорошо хоть сгрупирует в рядом расположеные MGT.

Так что Вы должн быть морально готовы к правке генерируемой обертки для MGT чтобы было возможно правильно lane раскидать по физическим линиям для вашей платы.

Успехов! Rob.