Объясните,пожалуйста, из каких соображений в схеме использовать развязку по постоянному/переменному току? применительно к моей задаче интересует развязка CDCE62005 от TI. В ДШ приводятся примеры для AC и DC, но чем руководствоваться при выборе? Как рассчитать номиналы элементов? Посоветуйте,пожалуйста, почитать чего-нибудь стоящее по развязкам и согласовании сигнальных линий, среду моделирования для анализа сигналов. Спасибо.

А глава 7 Output Termination из CDCE62005 Application Report (scaa096.pdf), который можно скачать со страницы продукта на сайте у производителя, не вносит никакой ясности?

Не вносит той, о которой идёт речь в первом посте.Как номиналы эти подсчитаны, из каких соображений выбирают AC или DC?
-Вносит ясность,что есть даташит-бери как там и всё.Я в схемотехнике хочу разобраться и в проектируемой схеме обвязывать и согласовывать много чего ещё придётся,по-этому и спрашиваю.Вот.

Сообщение отредактировал Пётр Толкачёв - Aug 20 2009, 17:01

Полез смотреть даташит CDCE62005 - и удивился: прочитав ваш вопрос, я подумал, что это микросхема гальванической развязки, а это оказалась генератор клока и джиттер клинер. Бегло пролистав 80-страничный даташит, так и не нашел в нем ничего о "развязке по постоянному/переменному току". Я должен внимательно читать весь документ, чтобы догадаться, что вы имели ввиду? Увольте. Укажите хоть страницу, где смотреть-то. Невозможно понять, о чем вы вообще спрашиваете.

PS: Наконец-то понял, о чем речь. Словом "развязка" вы обозначаете согласование. То есть, вопрос в том, какое согласование по входам-выходам использовать, то ли прямое согласование Direct Coupling (к сожалению, первые буквы слов Direct Coupling совпадают с первыми буквами слов Direct Current), то ли согласование по переменному току - AC Coupling. При АС-согласовании легче обеспечить режимы драйвера и приемника по постоянному току, а также согласование линии, поскольку они обеспечиваются разными элементами. А при прямом согласовании мороки больше, зато получится на несколько копеек дешевле. Для LVDS можно не заморачиваться с АС-согласованием это будет изврат. Для LVPECL АС-согласование удобнее, если у вас есть готовый источник смещения (Vcc-2В).


На приемном конце:
- сопротивление должно быть равно волновому сопротивлению линии
- напряжение смещения входа должно быть в середине входного диапазона
На передающем конце:
- для LVPECL драйверов должен обеспечиваться рекомендуемый режим работы по постоянному току
- не вылезать за предельно-допустимый режим

Готового источника не будет,резистивным делителем получу Vcc-2B.

На рис.8 стр.9 показан пример согласования - там 50 Ом сопротивление линии,такие же резисторы.Тут понял.

Что значит "рекомендуемый режим" и "предельно-допустимый режим"?
...while the 1.3-kW and 2-kW resistor network bias the LVPECL receiver input stage. О каких резисторах номиналом 1,3 кОм и 2 кОм идёт речь? Посоветуйте,пожалуйста, книжку,где об этом всём доступным языком написано.

Мелкосхема сложная, поэтому они не оговаривают все параметры, а дают примеры. Pекомендуемый режим LVPECL вых. каскада (эмиттерных повторителей) по постоянному току можете вычислить сами с учетом того, что резисторы нагрузки при АС-согласовании показаны 150 Ом. Зная V_OH и V_OL можно посчитать, какой средний ток течет из выхода на землю. Вот это и будет "рекомендуемый режим". А при прямом согласовании постоянный ток вых. каскада не удастся сделать таким же, он будет существенно больше. Вот тут-то и полезно будет проверить, что предельно-допустимый ток вых.каскада не превышен


Это резисторы, средняя точка которых дает V_BB на рис.13

Спасибо, понял 1,3В действительно,получается.
Вот ещё вопрос есть у меня: Этими клоками(LVPECL) я хочу тактировать ЦАП AD9726. В его ДШ показан пример с микросхемой драйвера MC100LVEP16. Можно ли как-нибудь без неё обойтись, размах напряжения тактового сигнала на входе ЦАП уменьшить как-то иначе?Или это и не надо вовсе?Вопросы,понимаю,ерундовые,но вникнуть в это дело с пол-пинка не получается как-то.Уровни выходного напряжения CDCE62005 вроде бы превышают допустимые уровни для ЦАП...объясните,пожалуйста.

Дифф. напряжение на тактовом входе ЦАП требуется 0.5 V min, 1 V typ. А дифф. напряжение на выходе LVPECL CDCE62005 ( |V_OD| Differential output voltage) 610 mV min, 970 mV max. Зачем его уменьшать-то?

А обойтись без лишних буферов в цепи клока крайне желательно. Они только увеличивают джиттер.

Спасибо,кажется понял что к чему,не надо уменьшать его,конечно)).