Еще раз: от ширины шины данных - зависит. Если организация будет например 128 тридцатидвухразрядных слов, то ширина адреса будет 7 линий.

ты говоришь про ise и уверен что в EDK тоже самое? - почему тогда в 8ом всё работает, что подтверждено работой железки и просмотрев лог нет ни одного предупреждения хотя при 64 разрядной организации памяти на адресный вход подаётся 32 разряда из которых 3 младших нули а старшие неиспользуемые вообще не определены. тоже было и в седьмом ЕДК 100 лет назад.

если откомпилировать этот проект он не выдаёт ошибок - он просто не расставляет автоматически адреса и не переносит их в икспараметерсашь

Это везде то же самое. Количество адресных линий, которое необходимо для адресации M слов разрядности N определяется просто математикой.

Смотрю старенький DS444 (документация на EDK BRAM IP Core 2004 года). Вижу:

C_PORT_AWIDTH Port A and B Address Width 9 – 17

Где тут на адресный вход подается 32 разряда?

я этот же документ и читаю

9-17 для блоков размером 512 байт - 131072 байта для разрядности 64 и 32.

из чего следует, что для данного случая вне зависимости от разрядности выхода размерность адресной шины не меняется и младшие разряды 3 для 64 разрядов и 2 для 64 игнорируются и адрес описывает количество байт а не слов, в отличие от библиотечных элементов в ise

кусочек из мпд файла на брам блок

###################################################################

BEGIN bram_block

## Generics for VHDL or Parameters for Verilog
PARAMETER C_MEMSIZE = 2048, DT = integer
PARAMETER C_PORT_DWIDTH = 32, DT = integer, BUS = PORTA:PORTB
PARAMETER C_PORT_AWIDTH = 32, DT = integer, BUS = PORTA:PORTB
PARAMETER C_NUM_WE = 4, DT = integer
PARAMETER C_FAMILY = virtex2, DT = string

из чего следует, что 32 можно подавать и размер шины определяется автоматом, что он собственно и делал пока не появилась 11 версия.

Сообщение отредактировал rv3dll(lex) - Sep 1 2009, 12:31

Это хороший аргумент, однако все же не настолько хороший, чтобы не попробовать сдвинуть адрес на эти два или три разряда и не посмотреть на результат.

я выше писал что пробовал и сдвигать на эти 3 бита и ограничивать старшие адреса и сдвигать и ограничивать сразу - результат один((((

есть ещё мысля что со стороны контроллера на плб он хочет сделать 32 разряда, а у меня 64

у меня есть ещё одна ветка подключения к памяти на доцм шине которая в принципе 32 разрядная с порта В подключен свой модуль с 32 разрядным доступом. Надо посмотреть ругается ли на него.

там тоже самое , но прикол в том, что проект при этом в железе работает! ))

Это тоже верно, этот блок разную ширину шин данных по портам не умеет. Если PLB шириной 64, то и внутри должно быть 64.