Фигня война. Просто для момента "запись во время чтения" надо сделать байпасный путь. Т.е. если адрес записи совпадает с адресом чтения и запись активна, то читать не из ОЗУ а с шины данных записи. И все проблемы решены одним компаратором и мультиплексором.

угу, при этом это все на входе однотактного АЛУ и на выход системной шины. ИМХО тактуха упадет где-то раза в 2-2.5 %)

Не знаю, как в альтере, а в асике байпасный путь мне не подпортил ровном счетом ничего, даже немного улучшил критический путь. А все из-за того, что мультиплексор + синхронная память оказались шустрее асинхронной, позволяющей читать записываемое.

Асинхронная память в FPGA не для "чтения записываемого" - у синхронной блочной памяти есть режим "write first", и байпасные пути для этого не требуются. Асинхронный режим нужен для чтения и записи по разным адресам в одном такте и для одного порта. Например, когда в текущем такте (i) прочесть по двум адресам А(i), В(i), и записать по третьему адресу С(i)==B(i-1). Байпасные пути не помогут.

Те режим 2х-портового чтения--модификации--записи в каждом такте - как реализовать на синхронной памяти?

понял. Не знал что такая штука в ксилинксе есть.

Вы использовали "правленный" picoblaze в асиках? Может выложите исходники, а мы для Альтеры попробуем.

Можно взять 2 блока памяти, писать в оба одновременно (содержимое памяти будет одинаковое), читать из одного блока операнд А, из другого операнд Б. 

Да, так можно, если блочной памяти не жалко.

Т.е. трехпортовая память? Два порта на чтение и один на запись? Или чтение на первом пол-такте и запись по тому же порту на втором? Если разбивка по пол-тактам, то можно и синхронную запустить на удвоенной частоте, что эквивалентно.

Для асинхронной(по чтению) памяти с регистром на адресном входе получается так: по фронту клока - запись по старому адресу(в регистре адреса) и чтение по новому адресу(защелкнутому в регистре адреса). Можно и на синхронной - с мультиплексорами, многофазным клоком, и тп. Просто если нет асинхронной памяти - выгоднее взять другую архитектуру - под синхронную память.

ну то в асике %) для фпга вижу несколько "проблем" :
1. блочная память, в отличие от распределенной находиться только в определенных местах фпга : это надо будет учесть при разводке мультиплексоров и алу.
2. появляется лишний слой логики на выходе блочной памяти (байпас на шину и однотактное алу) что с учетом больших задержек при работе с блочной памятью даст увеличение критических путей %)



для пикоблейза это не актуально, т.к. у него такт проца всегда двухфазный, и регистровый файл можно просто сделать на одном элементе блочной памяти, все начинает портить латентность чтения этой памяти и особенности реализации АЛУ данного проца %)

Да не проблема это. У асинхронной памяти время доступа куда больше, чем Tco синхронной. Итого Tpd асинхронной больше, чем (Tco синхронной + Tpd байпаса)

Ну и можно собрать для аррии например, у нее и распределенная память есть.

для асика может быть, вот из даташита на спартан3е,

для распределенной памяти "время чтения" TILO The time it takes for data to travel from the CLB’s F (G) input to the X (Y) output 0.66ns
для блочной TBCKO When reading from block RAM, the delay from the active transition at the CLK input to data appearing at the DOUT output 2.45ns

на альтеры с распределенной памятью пикоблейз легко переноситься

И это сравнение для того же объема и конфигурации, набранного распределенной памятью, как у блока? Не верю.

Это сравнение пикоблейзовского регистрового файла сделанного на 8 ми элементах RAMD16x1(1 LUT) и его же сделанного на одном элементе RAMB16. Ведь речь в теме идет о переводе пикоблейза на блочную память as is, без переработки адресации операндов %)