Добрый день, all.

Что случается с клоком на выходе PLL при потере фазы?
Могут ли быть глитчи при потере, или PLL всех производителей PLD гарантирует минимальный период при соответственной температуре и питании?

Как рассчитать время между нарушениями опорного клока на входе и появлением статусного сигнала на выходе PLL ?
Полистал даташиты на virtex5 и stratix4 и не нашел. Смотреть в симулятор?

Глитчей быть не может. У всех PLL в документации есть минимальный и максимальный периоды выходного сигнала ГУН, которые будучи деленными запрогораммированным делителем идут на выход, так вот ничего короче минимального периода, умноженного на коэффициент деления, на выход попасть не может. Для C-III оно 0.6...1.3 ГГц. Это раз. Ну и быстрее, чем постоянная времени фильтра после ФД (определяется током и емкостью зарядового насоса) не может перестроиться. Вот это не документировано, однако можно грубо оценить из времени захвата (для C-III 1 ms max) и теории работы PLL (там математики мягко говоря неслабо) - в общем штука дюже медленная.


Смотря какое нарушение, а то и никак. А вообще - для C-III "Time required to lock dynamically <= 1ms"