верилог разрешает, а синтез - нет. Синтезируемое подмножество использует небольшое количество всех возможных конструкций.
В частности, always@(posedge clk) синтезируется в триггер.
always @ (clk) реагирует на уровень.

Насчет смешивания блокирующих/неблокирующих- это я поторопился. Для разных сигналов такое возможно. Только очень осторожно, и блокрирующие присвоения в триггерах не рекомендуются.

Нафиг все, работа без выходных на голову таки воздействует!!
Покажу это сообщение начальнику, пусть в отпуск пускает.

это по ПЕРЕДНЕМУ фронту . А мне хотелось бы по обоим, а Synplify конструкцию posedge GCLK or negedge GCLK не любит.

Смысл простой... зато название какое!!



Смешать разные присвоения не даст синтезатор и тут он прав, он вообще не любит смешения синхронности и асинхронности.
Дело в том, что в том случае мы проверяем {A,A_C}, а потом делаем A_C=A;
Если мы запишем A_C<=A, то они уже на момент проверки будут равны. Значит, либо нужно унести присвоение в границы результата проверки, что в данном случае некоректно, либо ставить небокирующие.
Поправьте меня, если я заблуждаюсь.

P.S. Сказал про ассинхронность, и вспомнил: как-то он нефиг делать попробовал сделать RS-триггер с помощью assign-ов, только на wire-ах. И ведь получилось!!

Вы в праве хотеть все, что угодно. Однако ваше желание упирается в возможности FPGA. Как вы себе представляете реализацию

Память не работает по двум фронтам.

always@(GCLK) - это по любому событию. По факту это соответствует комбинационной логике.


В Верилог-2001 задавать список для комбинационных схем не требуется, можно просто писать always @(*) или always @*. Компилятор дальше сам разберется, что к чему исходя из контекста описания тела блока.