Т.к. судя по всему многие до сих пор не понимают, что такое IOD и зачем он нужен, попытаюсь популярно объяснить это в приложении к ПЛИС:

1. Предположим мы начинаем новый проект платы в которой будет стоять ПЛИС(ы).
2. Проработали функционально наш проект и определили какие сигналы (цепи) будут подключены к ПЛИС.
3. Можно начинать определение ПЛИС, используя проект в IOD, сделать это можно несколькими путями:
а) Написали VHDL(Verilog) файл в котором есть "шапка", т.е. определены порты - соответственно его можно:
- прочитать в IOD и таким образом список сигналов окажется в IOD.
- передать разработчику ПЛИС (естественно если не он сам его сделал) для дальнейшего формирования функционально\структурного описания внутренности ПЛИС
б) Ввели сигналы непосредственно внутри IOD:
- можем сгенерить VHDL(Verilog) файл и передать разработчику ПЛИС.
4. Выбрали изготовителя ПЛИС, конкретный device и маршрут ПЛИС.
5. Сделали предварительное присвоение выводов внутри IOD.
6. Генерировали\нарисовали символ(ы) внутри IOD.
7. Экспортировали символы\PDB в DxDesigner.
8. Нарисовали схему платы в DxD.
9. Создали проект платы и сделали размещение.
10. Обратно аннотировали размещение в IOD.
11. Сделали перераспределение выводов для улучшения длин соединений и распутывания их.
12. Теперь надо связаться с разработчиком внутренности ПЛИС на предмет передачи ему информации о текущем распределении выводов. Передать ему можно любой файл из трех типов:
- P&R_Constraints_File (Actel (.pin, .gcf or .pdc), Altera (.csf or .qsf), Xilinx (.ucf), Lattice (.lpf)
- Pin Report File (Actel (.rpt), Altera (.pin), Xilinx (.pad or .csv), Lattice (.pad)
- FPGA Xchange File
Как правило любой из этих файлов могут прочитать (а также генерировать) системы разработки ПЛИС и таким образом ему не нужно будет в ручную определять выводы.
13. После того как разработчик ПЛИС одобрил это размещение или предложил свое (переделанное через такой же файл), вы решаете задачу трассировки платы. Походу этого естественно могут возникать вопросы дальнейших итерации по перераспределению выводов ибо как у разработчика платы может возникнуть потребность в этом, так и у разработчика ПЛИС - все это решается через процесс аннотаций и генерирования указанных выше обменных файлов. Процесс контролирует "Синхронизатор" - если изменились какие-либо подключенные к проекту IOD файлы, он это увидит и предложит соответствующие действия.

Естественно последовательность процесса и составные части каждый из вас сможет выбирать на свое усмотрение.

просто ленивый я, тем более не получалось никогда получить 100% схему. постоянно какие то изменения и функциональный символ плывет

эх не хватает пимпочки для автоматизации этого процесса

и самое главное не получается пройти упаковку
т.к. я не использовал отдельные символы JTAG и питания то IOD сгенерировал одну схему. нет *_top

даю картинки. т.е. как я понимаю еще требуется и схема *_top для упаковки
как это понять ?

В подсхеме сгенерированной IOD есть порт X_DONE?

Ничего дополнительного не требуется. Я модифицировал схему с двумя ПЛИС использованную в моем видео и все работает.
- добавил пины TMS, TDI, TDO, TCK на функ. символ и символ pcb
- сделал экспорт символов и схемы
вид на топе
вид внутри первого блока

Все упаковывется и аннотируется.

В подсхеме сгенерированной IOD порта X_DONE у меня почему то НЕТ
я вижу на "вид внутри первого блока
" у тебя для каждого сигнаа TMS, TDI, TDO, TCK имеется порт, который отсутствует у меня


как обычно у fill все работает
сделал
1.пин DONE добавлен на на функ. символ и символ pcb - это видно на двух первых картинках
2.проблема только с добавлением сигнала X_DONE, т.к. без него все все упаковывется и аннотируется

Вопрос - а как IOD сказать не перегенерировать подсхему? то есть - вручную создан лист подсхемы и на него поставлены символы _pcb, а при следующей синхронихации IOD заменяет лист на сгенеренный самостоятельно....

Если делаете экспорт схемы, то естественно схема генеририруется заново.
А зачем делать вручную именно эту подсхему, сделайте подсхему под другим именем, если вы ее все равно редактируете вручную. Символы _pcb на ней обновятся автоматом после экспорта из IOD.

Экспот схемы не делался...делался экспорт символов, а потом синхронизация с дефолтными параметрами....Или я чего-то не понимаю, и это одно и то же?


Э.. Тогда в проекте будет две подсхемы? А мне совершенна не нужна подсхема криво сгенеренная ИОД с дефолтной форматкой А4, которую кстати, я поменятть почему-то не могу в данном проекте....=(

Так все таки на функ. символе пин DONE или X_DONE? Чтобы не путаться назови сигнал DONE, тогда все имена станут одинаковыми и скорее всего проблема сразу исчезнет.

Сорри, уточнение....Вручную был создан лист подсхемы с именем spartan6, на него указывал символ сгенеренный ИОД и на нем были размещены порты и _pcb...После синхронизации - в spartan6 вдруг стало два листа, причем, символы _pcb с первого листа перенеслись на второй лист....

1. Есть несколько видов экспорта:
- Shematic_and_symbols - генерируется подсхема на которую размещаются генерируемые символы _pcb
- All_Symbols - генерируются только символы
- Selected_Symbol - генерируется только выбранный символ
- Schematic_Update - обновляется руками сделанная схема на которую были размещены символы _pcb
Так какой из них вы используете?
2. На сгенерированной IOD подсхеме ясно красными буквами написано - не модифицировать подсхему, т.к. она автоматом перерисовывается при выполнении экспорта Shematic_and_symbols
3. Если вы в проекте DxD указали используемые форматки для конкретных размеров листов (border.ini), то в IOD в Tools>Preferences>Symbol_Editor>Export будет доступна для авто размещения именно ваша форматка, выбираемая согласно размера листа заданного вами в Tools>Preferences>Symbol_Editor
4. Какой смысл заниматься "причесыванием" подсхемы на этапе первичной разработки? Когда закончите все перестановки пинов, тогда и можете привести подсхему в нужный вам вид.

1. Использовался экспорт All_Symbols
2. Это понятно.
3. В проекте указана форматка А3. В ИОД - она не доступна. ЦБ ессно, подключена и в ЦБ эта форматка есть.
4. Тоже верно.. но - хочется все сразу =)

UPDATE: по п3 разобрался - в Preferences->Symbol Edito стоял размер листа А4 - забыл поправить...правда логика сего мне не понятно - почему размер листа выставляется в одном разделе, а форматка к этому листу в другом....ну да бог с ним, тут и почище нелогичности бывают...=)

назвал сигнал DONE, имена стали одинаковыми и ........ проблема осталась
в DxD на символе рсв на сигнале DONE не появляется порт и упаковка не проходит

на взирая на предупреждение THIS SHEET IS AUTOMATICALLY UPDATED BY I/O DESIGNER. PLEASE DO NOT MODIFY. руками поставил порт DONE на цепь пина, обозвал DONE и упаковка прошла на ура. FA тож на ура
горячая связь по цепи X_DONE (это уже цепь в DxD) работает, подсвечивается и пины и проводник для DxD & Exp

не понимаю в чем дело
какая галка при экспорте не поставлена чтобы порт ставился для символа рсв ???

Ну тут надо разбираться на проекте. Как я понимаю для других цепей она порты поставила? Иначе связи по иерархии не получилось бы. Т.е. проблема с конкретной цепью\портом\пином.



1. Ну вообще-то в данном режиме подсхема не перерисовывается. Вы уверены что не использовали самый первый пункт меню экспорта?
2. Вполне логично - в Preferences->Symbol Editor выставляется размер листа для внутреннего редактора символов, который в свою очередь влияет на размер листа подсхемы. А в Preferences->Symbol Editor>Export вы конфигурируете что и как будет экспортироваться. Если переместить настройку форматки туда где выставляется размер листа, сетка и т.п. то станет еще менее логично, т.к. получится что выставляем вид\размер форматки для символьного редактора - что напрямую противоречит действительности, ибо в символьном редакторе IOD мы форматку увидеть никак не сможем. Вот если бы можно было отдельно выставлять размеры листа для символьного редактора и отдельно для генерируемой схемы, тогда все стало бы более определенным.

да, порты для других цепей поставила
осталось проблема со всеми пинами JTAG и Config которые я руками ввел в символ рсв и функциональный (т.е. ошибка упаковки на каждый пин JTAG и Config). сейчас я уже хотел на одном пине DONE пройти упаковку.
Александр, проект на XC35S700 ты уже имеешь, с тем над которым мы (точнее я бился долго).
в новой версии проекта я решил выкинуть питание в глобальные (это удачно прошло), а JTAG и Config ввести в функциональный символ.

одно условие - проект был в 2007.6 а сейчас он в 2007.7

Ну и в чем проблема?
- Удалил все лишние символы из IOD - осталось всего два (функ. и _pcb)
- Перетащил на эти символы пины конфиг. (3 штуки)
- Сделал экспорт схемы и символов
- Запустил Package - 3 ошибки - все правильно, щелкнул на ошибке и увидел старые конфиг. символ и символ питания в общей схеме
- Удалил их из общей схемы , ибо теперь их быть не должно иначе дублируются пины (одинаковый номер есть как на символе в схеме, так и в PDB в разделе Supply...)
- Все - упаковка заработала

Посмотрел подсхему - все на месте - IOD сам добавил порты на эти три цепи

1. Уверен. Схему не экспортировал специально.
2. Согласен, отдельное выставление размеров было бы логично.