а вот и crossbar и расширеный shared bus.

добавил настроек, сигналов, кое что допилил в тестбенче. квартус собирает все нормально. вроде неплохо получилось, думаю может на опенкоресы выложить....



не в курсе, у меня нет симплифая, тот же квартус начал понимать массивы параметров с переменной разрядностью только начиная с 9 ой версии, до этого ему башню рвало (в свое время хотел сделать шаблон FIR фильтра, так квартус не дал). Так что это проверять надо.

А переписывать это под V, врагу не пожелаю %)

Появилось время, решил загнать вашу реализацию в Synplify(2009.06sp1) и посмотреть что там будет (камень XC5VLX50T-1136-1), настройки по дефолту (всмысле ничего не пытался руками докрутить).

В результате Estimated Frequency 327.8 MHz.
Вырезка с лога:

Так что с первого взгляда для хилых покатить должно ..

Вот что не понял - так это иерархию вообсче (собирал как топ wb_cross.v, исходил из Crossbar Switch Interconnection мировоззрений так сказать, не ясно зачем bus[шаред?] и s_port[если слейв - почему его нет cross-е?]). Когда будет время, выложите пожалуста хоть какою нибудь рид-мю

Похоже пора и мне озабитится отношеня к тому, как оформлять свои модули,
а то разнобой - кто во что гаразд начинает утомлять. То ли на авалон запасть, то-ли на вишбон...
В общем вопрос, если уж на SV пишете, почему объявления по старинке:

Вроде так компактнее, меньше писанины и нагляднее так:

Что это, привычка или есть какой-то принципиальный момент?

симплифай начал понимать SV на хорошем уровне, это хорошо.

В коде кстати есть мега ошибка (сыплю голову пеплом) : ошибка в модуле wb_m_ack_rra.v и заключается в отсутствии режима удержания запроса мастера в случае многотактного ws. Тест ее не выявил, т.к. эта ошибка не приводила к косякам записи/чтения из памяти, т.к. в тесте память была между мастерами разделена по адресам. Ошибка вылезла только тогда, когда несколько мастеров полезли к одной и той же области памяти (например FIFO Slave).

Кстати этой ошибки не возникло бы если бы арбитры были двухтактные, также это дало бы еще прирост тактовой, но хотелось сделать именно однотактный арбитр, а не копировать то, что уже есть на опенкорес %)



хмм, вы комментарии при объявлении модулей не читаете вообще ?

wb_bus.v :: component is wishbone system bus based upon shared bus architecture for pM_N masters and pS_N slaves
wb_cross.v :: component is wishbone system bus based upon crossbar switch architecture for pM_N masters and pS_N slaves
wb_s_port.v :: component to decode slave addreses and map single master to multi slaves

wb_bus.v это 2 порта : порт мастеров == арбитр доступа pM_N мастеров к разделяемой шине и порт слейвов == декодер адреса мастера, который получил доступ, на pS_N слейвов
wb_cross.v это pS_N портов мастеров == арбитров доступа pM_N мастеров к каждому слейву



ответ простой, потому что я их не пишу %) этим (генерацией объявления, инстанса, присаивание входов, генерация шаблонов модулей, выравнивание пробелов и т.д.) занимается генератор шаблонов модулей. Мне остается только вписывать функциональность. Кому интересно могу поделиться, ничего сложного нет %)

А раньше придерживался такого метода описания потому что модули было проще вставлять, т.к. объявление модуля и его портов это готовая заготовка для инстанса, нужно только в column mode редактора поставить точки и скобки, ну и при разработке генератора шаблонов решил коней на переправе не менять %)

2 des00
коментарии читаю, потому и вопросы появляются (не ясно было где в cross-е порты слейвов - они ж там должны быть точно). Теперь вроде понял что wb_cross.v - это и есть аналогия interconnection fabric-а в авалоне. Тольок всё равно не ясны принципы арбитража. Будет время - выложите хоть какую рид-мю.

Как будет время соберу что нибудь работоспособное (потому как аналогия TB (SV, классы всякие непонятные ) думаю точно не засинтезится) и проверю в железяке чтоб спать спокойно

хмм, порты же называются wb_m_xxx/wb_s_xxx - wishbone master/slave странно что не увидели %)



wb_m_req_rra.v :: // Single Cycle Round Robin Arbiter which use only grant signals to re-arbitrate masters arbitration is based upon packet requests

тип арбитража везде RRA, просто в случае wb_m_req_rra время захвата шины определяется сигналом запроса шины wb_m_cyc_i, а в случае wb_m_ack_rra завершением wb транзакции wb_m_cyc_i & wb_m_stb_i & (wb_s_ack_o | wb_s_rty_o | wb_s_err_o). Первый удобнее для систем с бурстами и фифо, т.к. тразакция получается блокирующая, второй когда бурстов нет.

Когда появиться время собираюсь сделать доку + добавить теги к интерконнекту и выложить на опенкоресы, правда когда оно появиться не понятно ... %)

вы наверно не так поняли: в wb_cross - есть только wb_m_port - это меня и смутило (по идее ж должен быть и слейв, как бы.. но потом начало доходить что wb_m_port - это разгребатель арбитража для мастера, а не вишбон мастер порт).

За описание арбитража спасибо, поразгребаюсь на досуге с модулями..