К сожалению так и не удалось разобратсья в симуляции, возмонжо кто то подскажет на примере, опишу ниже что уже сделал.
Создал FPGA проект, в него добавил vhdl документ, там описал работу стандартного элемента И:
-------------------------------------------
entity and2 is
port (x1,x2: in BIT;
y: out BIT);
end and2;
architecture functional of and2 is
begin
y <= x1 and x2;
end functional;
-------------------------------------------
Необходимо вывести на временных диаграммах работу, скажем подать на один из входов (х1,х2) логические 0 или 1, и посомтреть что будет на выходе (у). Это самый тривиальный пример, я уже и счетчик с дешифратором описал, но думаю если мне подскажут как на элементе И реализовтаь это то дальше я сам допру.
И еще вопросик который вообещ то должен был стоять в начале, практически на vhdl описывается интерфейс и функциональная работа (мой пример) - этот код уже как готовая программа которую можно проверить, или же необходимо создавать элемент и уже для созданного элемента писать его функции.
Файл прилагаю.