SRAM_D<=Port_D;      --линии данных порта ПЛИС соединяем с линиями данных SRAM
SRAM_A<=Address;    --линии адреса SRAM соединены со счётчиком ПЛИС
SRAM_CS<=Port_CS;  --линия выбора SRAM соединена с линией порта ПЛИС
SRAM_OE<='1';          --чтение не используется
SRAM0_WE<=Port_WE; --линия разрешения записи SRAM соединена с линией порта ПЛИС

process(Port_WE) --увеличение адреса на 1
begin
if falling_edge(Port_WE) then
  if Port_CS='0' then
   if Address=1000 then
    Address<=(others => '0');
   else
    Address<=Address+1;
   end if;
  end if;
end if;
end process;

process(Clk)
begin
if rising_edge(Clk) then
   if State='0' then
    if Port_CS='0' and Port_A='0' and Port_WE='0' then
     case Port_D(15 downto 12) is
      when "0010" =>
       if VBlank='0' then                                 --0x2000|P
        R_P<=Port_D(0);
       end if;
      when "0011" =>                                 --0x3000|X0
       R_X0<=Port_D(8 downto 0);
      when "0100" =>                                 --0x4000|X1
       R_X1<=Port_D(8 downto 0);
      when "0101" =>                                 --0x5000|Y0
       R_Y0<=Port_D(7 downto 0);
      when "0110" =>                                 --0x6000|Y1
       R_Y1<=Port_D(7 downto 0);
      when others =>null;
     end case;
     State<='1';
    end if;
   else
    if Port_WE='1' then
     State<='0';
    end if;
   end if;
end if;
end process;

process(Clk)
begin
if rising_edge(Clk) then
  CE<=Port_CE;
  WE<=Port_WE;
  A<=Port_A;
  D<=Port_D;
end if;
end if;

process(Clk)
begin
if rising_edge(Clk) then
  if State='0' then
   if CE='0' and WE='0' then
    if A='0' then --запись в регистры
     case D(15 downto 12) is
      when "0000" =>
       Register0<=D(7 downto 0);
. . .
      when "0111" =>
       Register7<=D(7 downto 0);
     end case;
    else --увеличение адреса
     WriteAddr<=WriteAddr+1;
    end if;
    State<='1'; --следующее состояние - дождёмся завершения передачи
   end if;
  else
   if CS='0' and WE='1' then
    State<='0';
   end if;
  end if;
end if;
end process;    

process(Clk)
begin
if rising_edge(Clk) then
  SRAM_CE<=CE;
  SRAM_WE<=WE;
  SRAM_A<=WriteAddr;
  SRAM_D<=D;
end if;
end process;

--CLK=50MHz

process(Clk)
begin
if rising_edge(Clk) then
  CE<=Port_CE;
  WE<=Port_WE;
  A<=Port_A;
end if;
end if;

process(WE)
begin
if rising_edge(WE) then --запись по заднему фронту
   if CE='0' then
    if A='0' then --запись в регистры
     case Port_D(15 downto 12) is
      when "0000" =>
       Register0<=D(7 downto 0);
. . .
      when "0111" =>
       Register7<=D(7 downto 0);
     end case;
    else --увеличение адреса
     WriteAddr<=WriteAddr+1;
    end if;
   end if;
  end if;
end process;    

--просто без нарезки, так как CE, WE - уже нарезаны
  SRAM_CE<=CE;
  SRAM_WE<=WE;
  SRAM_A<=WriteAddr;
  SRAM_D<=D;