|
Надо сформировать сложный сигнал, Подкиньте идейку... |
|
|
|
Dec 15 2009, 13:08
|
Гуру
     
Группа: Модераторы
Сообщений: 4 011
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369

|
Цитата(torik @ Dec 15 2009, 15:44)  Надо сформировать синхроимпульсы полного телевизионного сигнала PAL в соответсвии с ГОСТ. Там получается довольно сложная последовательность... Правда ширина сигнала всего 1 бит Как красиво это сделать?
Первое, что приходит в голову, организовать конструкцию if else if else if else... Но что получится когда эта конструкция будет включать пару десятков или даже больше таких последовательных условных операторов? На самом деле, нужно только автомат состояний и перезагружаемый таймер... Автомат загружает таймер последовательностями, которые и формируют длительности... Удачи! На самом деле, в Альтеровских файлах университетской программы это все расписано. Да и для ксайлинсовской тоже...
--------------------
www.iosifk.narod.ru
|
|
|
|
|
Dec 15 2009, 13:18
|

Гуру
     
Группа: Свой
Сообщений: 2 113
Регистрация: 1-11-05
Пользователь №: 10 359

|
Цитата На самом деле, нужно только автомат состояний и перезагружаемый таймер... Автомат загружает таймер последовательностями, которые и формируют длительности... Удачи! Идея понятна Цитата На самом деле, в Альтеровских файлах университетской программы это все расписано. Если это на сайте альтеры, то как найти?
--------------------
Быть. torizin-liteha@yandex.ru
|
|
|
|
|
Dec 15 2009, 13:43
|

Гуру
     
Группа: Свой
Сообщений: 2 113
Регистрация: 1-11-05
Пользователь №: 10 359

|
Вспомнил, примерно так: reg [6:0] State; reg [19:0] Timer; reg [19:0] TimerReg; Код always @(posedge CLK or negedge RESETn) begin if (!RESETn) begin State <= 0; SSP <= 1; TimerReg <= 0; end else begin if (Timer == 20'd0) begin case (State) 0: begin SSP <= 1; TimerReg <= 10; State <= 1; end 1: begin SSP <= 0; TimerReg <= 2; State <= 2; end 2: begin SSP <= 1; TimerReg <= 2; State <= 3; end 3: begin SSP <= 0; TimerReg <= 3; State <= 0; end endcase end end end
always @(posedge CLK or negedge RESETn) begin if (!RESETn) begin Timer <= 0; end else begin if (Timer > 0) Timer <= Timer - 1'b1; else Timer <= TimerReg; end end У меня I2C конфигуратор так сделан был когда-то (содран) Надо только довести до ума и параметризировать, еще не проверял...
--------------------
Быть. torizin-liteha@yandex.ru
|
|
|
|
|
Dec 15 2009, 13:52
|

Знающий
   
Группа: Свой
Сообщений: 680
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950

|
Цитата(AndrewS6 @ Dec 15 2009, 16:23)  Можно записать желаемую последовательность значений в память, счетчиком перебирать адрес. Ширина 1 не самый оптимальный вариант для использования памяти. Иногда лучше расписать мультиплексорами или if/else всю последовательность в соответствие со значениями счетчика, а потом скормить синтезатору. Получится большая комбинаторная схема - функция адреса счетчика. Я когда ROM делаю, всегда встает выбор - сделать на латчах как есть, без оптимизации, и получить потом возможность править в металле(ASIC), если будут ошибки, либо оптимизировать ROM в комбинаторную функцию адреса и получить малую площадь кристалла. Минус комбинаторной схемы - очень длинный путь, минус ROMа "как есть" - огромный кристалл. Выбор по ситуации )
|
|
|
|
|
Dec 15 2009, 13:54
|
Местный
  
Группа: Участник
Сообщений: 468
Регистрация: 4-03-05
Пользователь №: 3 066

|
Цитата(des00 @ Dec 15 2009, 15:50)  лет 6 назад делал подобное на AHDL если мне память не изменяет на все ушло 2 счетчика + чуток логики %) Аналогично, правда лет 10 назад  . Генератор ч/б полос уместился в EPM3032, цветных в EPM3064. Один счетчик и несколько дешифраторов  .
|
|
|
|
|
Dec 15 2009, 15:51
|

Знающий
   
Группа: Свой
Сообщений: 680
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950

|
набросал автомат, сделал бы что то вроде этого: Код wire DOUT; // выход //импульсы wire [8:0] sample0 = 9'b100110011; wire [2:0] sample1 = 3'b101; ...... wire [5:0] sample9 = 6'b110010; //длины импульсов wire [7:0] len0 = 8'h9, len1 = 8'h3, .. len9 = 8'h6;
reg [3:0] state; //счетчик, номер последовательности reg [7:0] count; // reg [31:0] buf; //стек для импульсов
always @(posedge clk or negedge resetn) if(~resetn) begin state <= 4'h0; count <= 8'h0; buf[31:0] <= sample0; end else begin if(state < 10) begin if( (state == 4'h0) & (count == len0) | ... (state == 4'h9) & (count == len9) ) //достигнут конец импульса begin state <= state + 1; // смена номера импульса count <= 8'h0; //обнуление указателя buf [31:0] <= ((state == 4'h0) & (count == len0)) ? sample0 : //загрузка следющего ипульса (((state == 4'h1) & (count == len1)) ? sample1 : ......... sample9 ))))...)) end else begin count <= count + 1; buf [31:0] <= buf [31:0] >> 1; //сдвиг стека end end else state <= 4'h0; //полный цикл импульсов
assign DOUT = buf[0]; После синтеза будут два счетчика с кучей комбинаторики. Если на мегафункциях сделать, в ПЛИС должно работать относительно шустро.
|
|
|
|
|
Dec 16 2009, 06:18
|
Гуру
     
Группа: Модераторы
Сообщений: 4 011
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369

|
Цитата(Maverick @ Dec 15 2009, 19:25)  а можете дать ссылку или привести пример ЗЫ желательно на VHDL  разные файлы. Не мои, так что без претензий...
--------------------
www.iosifk.narod.ru
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|