Я же вам говорил - попробуйте пока без EDK, а то вы так можете долго искать. Сделайте отдельный проект, поставьте туда 1 PLL, 1 FIR, входы и выходы FIR через двуклоковые FIFO выведите на IO. FIFO со стороны IO запитайте низкой частотой. Кристалл возьмите самый маленький. И все видно станет, кто виноват и что делать.

FIFO то зачем?

На всякий случай. А то вам роутер закинет крайние триггеры FIR в IO - частота получится вообще удручающаяя.

у нас на плисину подаеттся 100 мгц, из них внутренним PLL делаем нужные 420 и берем их в качестве клока для фильтра. кстати, когда я брал клок для сигнальной обработки из микроблейзовской системы тоже наблюдались глюки. решал следующим образом: на вход сигнальной обработки подавал стандартный клок 125 мгц с шины PLB, а внутри сигнальной обработки ставил pll на нужную частоту. еще посмотрите на загруженность кристалла: ежели она процентов 80 и выше - тоже могут случиться разводочные глюки

А это что за "звери"?
Если грамотно написано и проставлены констрейнты - никаких "разводочных глюков" не будут.
Если конечно не нарушать временные параметры из отчета.

в ise разводится и в симуляторе работает, но я работаю в едк. Пойду DCM впишу непосредственно в модуль обработки - можа получиться чё

исе например проглотил это, а едк сказал давай bufg - странно всё это......

DCM_BASE_inst : DCM_BASE
generic map (
CLKDV_DIVIDE => 2.0, -- Divide by: 1.5,2.0,2.5,3.0,3.5,4.0,4.5,5.0,5.5,6.0,6.5
-- 7.0,7.5,8.0,9.0,10.0,11.0,12.0,13.0,14.0,15.0 or 16.0
CLKFX_DIVIDE => 1, -- Can be any integer from 1 to 32
CLKFX_MULTIPLY => 5, -- Can be any integer from 2 to 32
CLKIN_DIVIDE_BY_2 => FALSE, -- TRUE/FALSE to enable CLKIN divide by two feature
CLKIN_PERIOD => 10.0, -- Specify period of input clock in ns from 1.25 to 1000.00
CLKOUT_PHASE_SHIFT => "NONE", -- Specify phase shift mode of NONE or FIXED
CLK_FEEDBACK => "1X", -- Specify clock feedback of NONE or 1X
DCM_PERFORMANCE_MODE => "MAX_SPEED", -- Can be MAX_SPEED or MAX_RANGE
DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS", -- SOURCE_SYNCHRONOUS, SYSTEM_SYNCHRONOUS or
-- an integer from 0 to 15
DFS_FREQUENCY_MODE => "HIGH", -- LOW or HIGH frequency mode for frequency synthesis
DLL_FREQUENCY_MODE => "HIGH", -- LOW, HIGH, or HIGH_SER frequency mode for DLL
DUTY_CYCLE_CORRECTION => TRUE, -- Duty cycle correction, TRUE or FALSE
FACTORY_JF => X"F0F0", -- FACTORY JF Values Suggested to be set to X"F0F0"
PHASE_SHIFT => 0, -- Amount of fixed phase shift from -255 to 1023
STARTUP_WAIT => FALSE) -- Delay configuration DONE until DCM LOCK, TRUE/FALSE
port map (
CLK0 => CLK0, -- 0 degree DCM CLK ouptput
-- CLK180 => CLK180, -- 180 degree DCM CLK output
-- CLK270 => CLK270, -- 270 degree DCM CLK output
-- CLK2X => CLK2X, -- 2X DCM CLK output
-- CLK2X180 => CLK2X180, -- 2X, 180 degree DCM CLK out
-- CLK90 => CLK90, -- 90 degree DCM CLK output
-- CLKDV => diskr_clk_s, -- Divided DCM CLK out (CLKDV_DIVIDE)
CLKFX => clk_out, -- DCM CLK synthesis out (M/D)
-- CLKFX180 => CLKFX180, -- 180 degree CLK synthesis out
-- LOCKED => LOCKED, -- DCM LOCK status output
CLKFB => CLK0, -- DCM clock feedback
CLKIN => clk_in, -- Clock input (from IBUFG, BUFG or DCM)
RST => '0' -- DCM asynchronous reset input
);

Странного ничего, ISE его автоматически добавил скорее всего, а в полном проекте EDK их или не хватает, или опциями запрещено их ставить. Поставьте ручками, если их не хватает - сразу будет понятно.

в едк не разводиться - говорит констрейны не выполняются - начал изучать тайм-аналайзер.
какаято странност.
и ещё увидел, что как-то криво располагаются куски в fpga едитореь

В более-менее больших проектах как располагать "куски" надо самому определять, иначе автоматом они расположатся именно что криво и никакая времянка не пройдет.

проект пустой почти.