Да я как то не задавался таким вопросом%) 100 МГц проект, от этой линии тактируется всего 2 фильтра.

Чип кстати холоднее второго сыклона раза в 2 (если сравнивать на близких проектах). Т.е. палец еле еле чувствует тепло. Это при почти 100% забитости на частотах 80% 100 МГц 20% 200МГц.

Не, что от чего тактируется, когда оно идет глобальным сигналом (предразведенным буферированнм деревом), там понятно, что фанаутов может быть сколько угодно. Я про неглобальные и не тактовые сигналы.

Попробуйте еще вот что:
- пустить енабли и резеты (кто там еще high fanout) в глобальную сеть (не в интернет ) - мало ли...
- аццкий совет, но... Пустить клок к части проекта вне глобальной сети (если ква справится с задачей) - с целью разбросать моменты переключений "туда-сюда".

Все таки полное ощущение что проблемы от SSN, и, все же, возможно, кривыми токами по земле и питанию PLL.

думал про одно, писал про другое. Энейблиться конечно.


Попробую чуть позже, пока проверю идею с дробным приемником

Может и глупость скажу, не пинайте. А если выходной клок двигать не на 90 градусов, а так, что-бы он выскакивал наружу перед тем, как пойдёт фронт на внутренней логике. Типа выдавать клок наружу, когда внутри всё уже по максимуму отсчёлкало.
Только тут нужно иметь запас по частоте логиги, что-б там внутри всё реально отсчёлкало к времени выдачи клока наружу. И желательно побольше, что-б все возможные переходные процессы по максимуму завершились.

Сообщение отредактировал Builder - Jan 6 2010, 15:04

Скажите, а чего вы вообще еще хотите от цифрового чипа? -28дБ - это ровно 25 раз, 130 мВ на размахе в 3.3. Я понимаю конечно что вы, возможно, хотите еще децибелл 10, но для этого IMHO придется все учествующее запитать от low-noise LDO и емкости повесить на каждую лапу не так, как рекомендовано у Альтеры, а втрое больше. Потому что когда Альтера писала свои рекомендации - она расчитывала на обеспечение работоспособности цифровой схемы.

Кстати да. Вбило почему-то в голову, что надо бороться с источником помехи. А каким образом вообще помеха с уровнем <-20 дБ на логическом (тактовом) сигнале может влиять на тактирование АЦП? Если допустить, что сигнал имеет размах 3.3 вольта, то это "нечто" в районе 0.3 вольта, что значительно меньше порога, и что для цифрового сигнала явно допустимо. Тут похоже надо бороться не с ее источником, а с тем, почему она вообще на что-то повлияла. И посмотреть на все это дело не спектроанализатором, не синус все таки исследуется, а такт, в нем не гармоники важны, а стабильность и правильность фронтов.

клок АЦП только с виду логический сигнал, он же идет на SHA(THA), тот же смеситель по сути, соответственно все помехи свернет в одну полосу. логический сигнал (быстрый фронт) нужен чтобы быстро зарядить входную емкость, чтоб шумы поменьше.

хмм под помехой я с начала темы понимаю не наводку на сигнал тактирования АЦП, а паразитный спектр который заворачивается в полосу приемника. Спектр этот появляется за счет нелинейного преобразования на АЦП на гармонике, которой по идее вообще не должно быть в этом сигнале.

Тот по сути смеситель, но по схемотехнике - операционник, четыре емкости и шесть ключей вокруг. Ключи управляются тактовым сигналом тоже как цифровым, и тоже все, что далеко от порога, влиять не должно (там подавление прохождения клока, и всего, что на нем, в канал куда больше 60 дБ). А по аналоговым каналам ключей ходит только входной сигнал. Все таки у автора что-то не то в другой части консерватории. Посмотреть бы на его сигнал осциллографом, а не на спектр... Спектр он там совершенно официально может содержать до примерно полвольта (если он LVCMOS33) официальных наводок с SSN-происхождением, и это норма жизни. Или почему вообще LVDS-клок не вывести, ему этот SSN до одного места по причине синфазности...


Вот поподробнее пожалуйста, что это за такой хитрый процесс и какова его суть. Куда именно и как попадает эта гармоника, что умудряется что-то куда-то завернуть?

Неоднократно наблюдал нечто похожее. АЦП тактировался от DDS частотой 60 МГц, кроме основной частоты с него шло много паразитных частот подавленых на -30...-60 дБ. Все эти частоты наблюдались на спектре оцифрованого сигнала. На рисунке спектр такой реализации сигнала.
Это я пишу к тому что любой мусор попадающий на тактовый вход АЦП попадает в спектр оцифрованого сигнала, и с этим надо быть осторожным.

а по входу клока у АЦП стоит драйвер, который раскачивает сигнал по самое не хочу (АЦП ведь наверняка позволяет запитку и LVDS, и LVPECL). что он сделает с маленькой помехой?

Должен - отрезать по уровню своего порога и убить. А по хорошему еще и гистерезис по входу иметь бы должен. А что сделает - не знаю, не я его разрабатывал . Я подозреваю, что эта помеха лезет в сигнальный канал каким-то неофициальным путем, проникая например в сигнальный канал в виде наводки, хоть и из такта.

Автору - может просто пропустить этот клок через 74LVC1G14, запитанный от отдельного фильтра? Тем более, что фазу в ПЛИСе можно двигать как угодно, и эта задержка решительно ничего плохого не сделает.

Именно, что фаза двигается при помощи PLL. ИМХО, поэтому-то сдвиг на 90 (удалили все фронты тактового сигнала от момента переключений внутри ПЛИС) не особо помог - так как PLL-ка внутри все равно "вздрогнула", соответственно и "довернутый" выход - тоже. Лично я проблему решил бы тупо и прямолинейно - клоковым буфером-разветвителем, один выход на ПЛИС, второй - на АЦП.

ну почему же тупо? ) (я бы на ацп завёл бы дифф сигнал если такое возможно)

2 des00, Денис, цена вопроса 1 бякс на клоковом дистрибуторе? ...а геморру то сколько

В клоке ли дело? "Яйца" на моделях не раз наблюдал из-за ошибок в ЦОС.