опять те же вопросы? %) уже объяснял на первой странице поста, что у меня нет на плате генератора с частотой равной частоте тактирования АЦП. У меня стоит генератор LVCMOS на частоту в 2 раза меньше.


Хороший осцил смогу взять только после праздников, АЦП используется AD9215BRU-105, у него нет LVDS входа тактовой. Но это пол беды, у сыклона в таком корпусе почти нет LVDS выходов.


Как мне объяснил мой модемный гуру, в данной схеме АЦП по сути смеситель, и на его не линейности рождаются гармоники спектра, которые затем сворачиваются с частотой наводки и попадают в полосу приемника. Это происходит в самом АЦП. И эти наводки уже ничем из полосы не вырежешь.


прочитайте тему внимательно с первого поста %) дело именно в этом.


Т.е. по сути поставить внешний усилитель/ограничитель и "срезать" паразитную модуляцию клока ?

а я так рассуждаю, что раскачает, то что на вход подали, и полезный сигнал, и помеху. нету там гистерезиса, ибо вход не логический. посмотрите любой даташит, там даже смещение по постоянке нормируют и рекомендуют через кондер запитывать.


у вас не модуляция, на спектр посмотрите - он несимметричный. помеха чисто аддитивная (ну, в первом приближении). имеем на выходе sin(f_АЦП)+sin(f_логики)+их гармоники. подаем на нелинейный элемент (а их в АЦП есть) - и привет.

ИМХО, буфер не поможет, сигнал-то цифровой, и "модулироваться" реально может только момент фронта/среза - джиттер. Буфер этот "модулированный джиттер" просто повторит (да еще свой добавит).
P.S. По ходу вопрос - а что можно применить для уменьшения джиттера? Добавить внешний чип PLL между ПЛИС и АЦП?

дело то здесь не в джиттере, джиттер даст фазовые шумы, а не дополнительные гармоники. ИМХО vadimuzzz правильно написал про помеху.


ИМХО генератор -> внешняя PLL -> клоковый буфер -> АЦП и ПЛИС

ЗЫ. Я тут подумал инвертирование клока АЦП как раз и есть разнесение клоков по фазе и влияние инверсии на уровень помехи есть. Так что идея о сдвиге работает, но дает меньше чем хотелось бы %)

ЗЗЫ. Еще обдумываю об уменьшении количества логики хлопающей по enable, оставить на нем только те места, без которых работа невозможна, а остальное посадить на чистый клок. Немного проиграю по теплу, но здесь запас есть.

Да. А лучше SN65LVDT2, раз АЦП сам это не умеет. Ну а один dedicated LVDS clock output наверняка найдется. ИМХО гораздо проще накрепко замуровать дыру, откуда лезут привидения, чем бороться с ним там, где их миллион.

неправильно выразился, если мне память не изменяет, сумма двух синусоид разной частоты дает вейвформу на которой огибающая основного тона изменяется по амплитуде в соответствии с помехой. Как я понял SM он предлагает срезать это изменение, получив на выходе чистый сигнал основного тона, пусть и с большим джиттером.

Ну если так, то вполне возможно все. Но это вообще странноватый подход к проектированию, не знал что так бывает. Сколько не разбирал "IP Core" таких АЦП (конвейерных), построенных грубо говоря на дискретных элементах, клоковход там чисто логический и буферированый обычными "двойными инверторами", а дальше разведен на классические КМОП-ключи, мацающие туда-сюда конденсаторы.


Ну это в школе еще проходили. sin(x)+sin(y)=2*sin((x+y)/2)*cos((x-y)/2)

Фронт работ составлен, спасибо всем за советы. О результатах как проверю, отпишусь %)

неа, это вы АМ описали. тут не тот случай, все (пока) линейно. а как только доходим до нелинейного элемента (скорее всего драйвер клока) получаем преобразование. вариант с внешним буфером основан на гистерезисе, которым не обладает клоковый вход АЦП.

это, видимо, попытка угодить всем. хотят, чтоб работало и от CMOS, и от LVDS, и от PECL.

читал внимательно. вопрос не правильный задал.
Вы сэкономили на клок дистрибуторе + pll генераторе( он же может быть jitter cleaner-ом). Такое решение правда не 1 бякс...но избавляет от кучи проблем.

вы правы, для закрепления построил в маткаде %)



как ни странно, на старых чипах (сыклон 1/2) работало без проблем %)

Тут все зависит... Взять две частоты поближе друг к другу, да мощностями поровнее... Тогда и без нелинейностей будет явный вид, что частота-полуразность как бы модулирует частоту-полусумму. Да и помехи у Вас определенно далеки от синусоидальных.


Сейчас экономят на всем. В том числе и в чипы меди недокладывают на кольца и страйпы питания....

Я посмотрел его характеристики, и на формуле влияния джиттера на SNR вспомнил альтернативный взгляд на проблему. Смотрите, jitter у PLL Циклона - 30mUI, что для частоты в 90 МГц есть примерно 300 ps. Посчитайте к какому снижению SNR это приведет - IMHO единицы децибелл. То есть, если отвлечься от того, откуда берутся помехи - попытка от них избавится это IMHO попытка обмануть даташит в части джиттера PLL.

Может быть ошибаюсь, но причем здесь джиттер? Да джиттер даст фазовый шум и ухудшение SNR этого АЦП SNR Degradation = 20 x log10 [2 x pi x fINPUT x tA] = 15Дб. Фазовый шум будет выглядеть как размытие точек по кругу (крайние точки КАМ будут овальными), а ухудшение SNR будет хорошо видно по IEVM. Но к делу заворота в полосу приемника "левого" спектра сигнала джиттер не имеет никакого отношения.

Если вы имели ввиду ситуацию "зачем бороть помеху, когда джиттер и так хорошо гадит", я не могу с этим согласиться, ведь я ясно вижу что помеха пропадает, когда я отключаю большую часть приемника.

ЗЫ. Господа подскажите что означает эта фраза из даташита

как можно сделать ретайминг аналоговому сигналу? Спасибо.

Прошу прощения, но на рисунке в посте №70 я похоже наврал. Дело было весной прошлого года . Картинку коментировал по памяти.... А щас порылся в старых записях эксперемента, и оказалось что для этой картинки спектр тактовой частоты представляет из себя "лес" синусоид с шагом в 5 МГц. Всмотревшись в рисунок понял что на нем видна аналогочиная проблема что и у топикстартера. Правда в моем случае из за того что полезный сигнал узкий он не наложился на свой образ (а может и наложился но я этого не заметил ).

Для полноты изложения скажу что входной полезный сигнал на рисунке расположен на частоте 7.5 МГц и состоит из поднесущей QPSK с символьной частотой 930 кГц смещенной влево на 1 МГц от центральной частоты, и синусоиды смещенной вправо от центральной частоты на 1 МГц.
Теперь мне бы хотелось получить тотже результат что на рисунке теоретически. В теме говорилось что АЦП можно представить как смеситель, поэтому вопрос к старшим товарищам можно ли в первом приближении представить АЦП как перемножитель тактового входа на сигнальный ?