Visual CAM открывает нормально, без тормозов, хотя опасения по этому поводу были.

http://megratec.ru/forum/1/?find=plane

Задам вопрос по другому. Есть ли способ, преобразовать Filled позитивный план в набор отрезков в принципе. То есть хоть кто нибудь, когда нибудь такое для себя делал или нет?

Уточню, размерность моего проекта 9 тысяч пинов. Тормоза не сильные, минут несколько, но в 2005 не было и их

Для работы с ADS (Agilent) есть библиотека ShapesLibrary.

Вопрос первый - как все элементы с этой библиотеки перенести в центральную библиотеку?

Вопрос второй. Создаем проект -> создаем схему предположим с одним символом - MLIN (с определенными параметрами). Когда переходим в PCB ячейка с параметрами MLIN автоматически создается или ее необходимо создать заранее?

Вопрос третий - в библиотеке MLIN длиной 25mil. В проекте ADS длина линии состовляет 30mil. Что бы перекинуть схему из ADS в DxDesigner нужно создовать новый символ MLIN с длиной 30mil или есть какой то другой способ?


Мои действия такие:
Создаю проект
Подключаю библиотеку ShapesLibrary.
Создаю схему port-mlin-port
Открываю PCB
Forwar Annotation (горят все зеленые светофоры)
Place Parts and Cells -> Criterion: Spare by Package Cell

... и вот тут вопрос - как перенести эту ячейку на плату?

С ментором никогда не работал, да и платы не разводил толком... но т.к. работаю с СВЧ необходимо топологию отдать на изготовление, поэтому приходится разбираться в менторе... от начал до конца прогу штудировать как-то не охото

Сообщение отредактировал COCAINE - Dec 18 2009, 11:22

про всю Одессу не скажу
раз есть схема то есть связи то Place Parts and Cells -> Criterion: RefDes
поставь галку на Unplcaced и поиграйся стрелочками
с поля Active тащи компанент на плату

пусто в перечне Criterion: RefDes
ячейку видно в Criterion: Spare by Package Cell

проект прикреплен
библиотека лежит в C:\MentorGraphics\2007EE\SDD_HOME\standard\RF\ShapesLibrary

использую EE2007.3





сейчас попробывал добавить конденсатор - проблем нет... а как вот что делать с RF символами...

Сообщение отредактировал COCAINE - Dec 18 2009, 12:37

Видео
Сделано на основе проекта из при желании за пару часов изучите

fill
как же я рад

спасибо огромное

Пытаюсь разобраться с EE2007.7 и DC2007.7.
Имеется проект из многостраничной схемы в DC и соответствующей ей платы в EE
+CES и +Центральная библиотека.

Всё какое-то время работает: вносишь изменения в схему и они отображаются на плате.
Но в один прекрасный момент после внесения изменений в схему и запуска ICDB compilera, Packagera и Forward Annotation
некоторые NETы, которые в схематике имеются на нескольких страницах, разбиваются на две части: например "VCC_2V5" и "VCC_2V5_p2". В схематике данная цепь имеет одинаковое название "VCC_2V5" на разных страницах и соединена InterPage коннекторами и ошибок (warningoв) при Verify не выдаёт. А в Expedition и в CES она уже разбита на две цепи с разными названиями. Доходит до того, что уже проведённые и зафиксенные дорожки разрываются на части.

Частично проблема лечится внесением данного сигнала в список глобальных. Но не будешь же вносить в глобальные все межстраничные соединения и дифференциальныем пары.
Ещё было замечено что после плясок с бубном (перезапуск DC, изменение центральной библиотеки в DC на туже самую, удаления и добавления той же самой схемы) неты переименовываются как надо, но разорваные дорожки в Expedition и констраинты в CES не восстанавливаются .

Что это глюк или фича? И есть более цивилизованный метод устранения проблемы?
И как можно сделать хотя бы откат изменений в списке цепей к предыдущему состоянию, чтобы при возникновении проблемы поплясать с бубном
и избежать разрыва дорожек и изменения констраинтов в CES?

Вот здесь описана похожая проблема: http://megratec.ru/forum/1/?theme=3508
но как обычно у filla всё работает.

Ниже пример как переименовались дифференциальные пары которые в DC названы культурно как DA0+, DA0-, DA1+, DA1- и тд.
(вернее сказать они были дифференциальными до их самопереименования).

Бывает такой глюк, сам недавно мучался. Помогает такой способ: В директории проекта нужно удалить папку "имя_проекта.icdb", после чего заново скомпилировать и упаковать схематик, в экспедишине сделать форвард. Причем упаковывать и компилировать не стандартными кнопками на панели Compile iCDB и Package Design, а через кнопку (напоминает символ инь-янь, только трехцветный) Other Utilities -> Compile iCDB и Packager. Не знаю в чем разница, но при использовании разница есть.
P.S. Справедливости ради следует заметить что уже впоследствии в схематике была найдена ошибка, после устранения которой заработали компиляция и упаковка стандартным способом. Так что стоит внимательно просмотреть схематик, особенно на странице имя которой добавляется к сигналу. Я например забыл удалить за рамкой листа кусочек схемы который копировался и был временно туда помещен

Значит будем тестить работу с ИньЯнь, раз ничего другого не остаётся.
Ошибок в схеме точно нету: проверялось многократно и всё работало, пока не добавил ещё один резистор в схему.
Вот что сделал это глюк с разводкой дифф-пар:

Подскажите, возможно ли в Net Properties массово задавать соответствие диф.пар подобно тому как это делается в CES?
Ну или хотя бы как-то упростить этот процесс, а то вручную набирать номера диф.пар надоедает...

т.е. ты CES не используется?
но это для маршрута PADS, где нет CES.

Маршрут DC-EE, при создании проекта CES можно отключить. Но вопрос не в этом.
Если нормально присваивать диф.пары можно только в CES, так и скажите.