Здравствуйте, коллеги!

Непонятно работает DRC.

4-х слойная плата: TOP, BOTTOM и два плана питания.

В планах питания есть большие закрашенные области - там металлизации во внутренних слоях быть не должно.

Странная вещь: если в такую область попадает VIA - переход проводника с TOP на BOTTOM, то в DRC сообщения в двух местах:

1) Via(s)/Pad(s) touching plane splitting primitives on following planes - это понятно. Тут вопросов нет.

2) Разорванные цепи, например:

Broken-Net Constraint ( (All) )
Net TIP-3

Net RING-3

Net TIP-2

...............


То есть, даны имена цепей, но не указаны какие ножки микросхем оторваны.
И всё дело в переходных отверстиях, которые попали в области, где убран металл в планах питания.
Если передвинуть переходное отверстие на место, где есть планы питания - ошибка "Broken-Net Constraint" пропадает.


В чём причина такого странного поведения и как получить чистый DRC?

Трудно сказать без самого проекта.
Но где-то нахомутали точно

Взял другой, готовый старый проект и начал экспериментировать.

Пытаюсь добиться возникновения ошибки.

Имеется цепь в виде ограниченной области на плане питания, которой присвоено нужное имя цепи.
Ошибок нет.

Ведём из переходного отверстия на этой цепи трассу в BOTTOM, ставим переходное отверстие в области, где нет металла в слое питания, ведем в отрезок в слое TOP.

Появляется ошибка Broken-Net Constraint ( (All) ).

Ну так Вас же просили выложить проект. Ну или хоть картинку выложите А то телепаты все куда-то подевались

Что-то очень сложное
зачем из слоя Plane тянуть на Bottom затем на TOP
Получается как-то тут криво. Длинно и с переходами.
Plane для того и сесть, чтобы сразу на него, и концы вводу.

Но все равно там что-то нетак

В проекте 2 плана питания.
Слоёв для разводки не хватает - частично используем для развоки один из планов.
Делаем так: ограничиваем по контуру в плане питания область, присваеваем ей нужное имя цепи. Подсоединяем к ней выводы нужных компонентов с помощью переходных отверстий.

(Это обычный приём, часто встречал в своих и чужих проектах.)

А теперь нам к этой цепи надо присоединить вывод разъёма.
(Разъём находимтся на краю платы. Вся область там без металла в планах питания - такие рекомендации.)

Цепь к разъёму ведём в Bottom и TOP - место для разводки есть.

Если там будет переходное отверстие, попавшее в область без металлизации в планах - выскакивает ошибка.





Выкладываю простейший проект, показывающий появление Broken-Net Constraint ( (All) )

В приведенном примере нет указанных ошибок

Design Rule Verification Report
Date : 31.01.2010
Time : 22:28:43
Elapsed Time : 00:00:00
Filename : D:\!!!\TEST1\PCB1.PcbDoc
Warnings : 0
Rule Violations : 0


--------------------------------------------------------------------------------

Summary
Warnings Count
Total 0

Rule Violations Count
Short-Circuit Constraint (Allowed=No) (All),(All) 0
Un-Routed Net Constraint ( (All) ) 0
Clearance Constraint (Gap=0.254mm) (All),(All) 0
Power Plane Connect Rule(Relief Connect )(Expansion=0.508mm) (Conductor Width=0.254mm) (Air Gap=0.254mm) (Entries=4) (All) 0
Width Constraint (Min=0.254mm) (Max=0.254mm) (Preferred=0.254mm) (All) 0
Height Constraint (Min=0mm) (Max=25.4mm) (Prefered=12.7mm) (All) 0
Hole Size Constraint (Min=0.0254mm) (Max=2.54mm) (All) 0
Total 0

???????????????
А у меня есть! :

Summary
Warnings Count
Via(s)/Pad(s) touching plane splitting primitives on following planes 2
Total 2

Rule Violations Count
Short-Circuit Constraint (Allowed=No) (All),(All) 0
Broken-Net Constraint ( (All) ) 1
Clearance Constraint (Gap=0.254mm) (All),(All) 0
Width Constraint (Min=0.254mm) (Max=0.254mm) (Preferred=0.254mm) (All) 0
Height Constraint (Min=0mm) (Max=25.4mm) (Prefered=12.7mm) (All) 0
Hole Size Constraint (Min=0.025mm) (Max=2.54mm) (All) 0
Total 1

Пробовал на Winter09 - у меня Ваш проект без ошибок DRC

У меня 6.6.7903

Попробую завтра на более новом.


Спасибо большое всем откликнувшимся!

Видимо с версии продукта и надо было начинать пост.