всем привет. поделитесь пожалуста опытом: при разводке платы имеет ли какое-либо значение, что какой-то определенный многобитный сигнал относится к одному банку плис или к нескольким? допустим, я для удобства разводки платы разбил этот сигнал на несколько банков, сказывается ли это как то на производительности ПЛИС и на работе логики? спасибо

Если скорость низкая, то нет. А если это к примеру DDR2, то шина данных должна быть в одном банке. И клок кажись тоже на него заходить должен.

Это как бы не совсем так. Потому что если шина данных у DDR2 шестидесятичетырехразрядная, как у DIMM например, то она ни в один банк не влезет.

Поэтому что касается широких скоростных интерфейсов - надо смотреть на требования корок. А что касается не очень скоростных - просто считать SSO limits, после чего может оказаться, что шину просто необходимо разнести на несколько банков.

По идее, при этом и клок надо развести на несколько банков, и каждый банк своим клоком клочить. Потом собирать как-то.

DDR2 нету, клок внешний 63 МГц, внутренний через PLL - 125 МГц

С очень большой вероятностью, пофиг какой сигнал в какой банк. Но если оно приходит в один банк, то проще в случае чего с питанием итд.

просто пытался каждый сигнал в отдельный банк, проблемно выходит, так как корпус шариковый. Либо дофига слоев надо..

Сообщение отредактировал Виталий_Ж - Mar 22 2010, 11:26

Не понял! Нужно ВСЕ сигналы тактируемые одним клоком, в один банк уложить. Вот если не получается, то нужно думать. А все выводы одного банка располагаются кучно. И в чем проблема что слоев много? Плата что 4х что 6и слойная по цене не сильно отличаются. ИМХО в передах разумного это 8 слоев.

Рискуя опозориться спрошу: а откуда это требование взялось?

это просто нереально.....за пределами воображения.. к тому же, повторюсь, клоки идут уже от PLL, поэтому наверно все равно из какого они банка


мне сдается, что это не совсем хорошо когда один сигнал распихан по разным слоям.. или все равно?

Сообщение отредактировал Виталий_Ж - Mar 22 2010, 11:57

Где-то в доках Альтеры. Если снова замечу, скажу где именно. Я об этом читал довольно давно.


Кажется мы о разном говорим.


Если слои одинаковые, одинаковое волновое сопротивление, то какая разница сигналу. Или иными словами, обычно один слой это два ряда шариков (по крайней мере так где-то читал). Тоесть первый слой - первый и второй ряд шариков, нижний - третий и четвертый, дальше идут уже внутренние слои если плата 6 слойка. Во внутренних слоях можно вытащить сигналы с пятого и шестого, и седьмого и восьмого рядов. ИМХО этого должно быть достаточно.

Альтеру не "кушал", но что-то не верится, что у них все так печально.

Вообще распределение сигналов шины по банкам зависит наверное зависит от:
- Синхронизации сигналов (если о Xilinx - то варинаты глобальная/региональная)
- SSO, как уже говорили
- Электрических стандартов других сигналов в банках

На логику плиса сказаться может, в зависимости от того, что потом с этой шиной делать: если планируется какая-то обработка - то наверно лучше не размазывать по всему периметру, а если еще и частота высокая - то лучше в банк или смежные (причем смежные на кристалле, а не по контактам). А если шина вначале поступает на FIFO и плис не сильно крупный - то думаю, что распределение не сильно критично. В крайнем случае можете проверить перед разводкой

P.S. Кстати насчет DDR2 DIMM - там каждый байт идет со своим синхросигналом, поэтому шина и размазывается без проблем по нескольким банкам.

К сказанному Gothard могу добавить вот такой тонкий моментик: в Xilinx FPGA c большими корпусами (1000 и более шаров), банки несколько неравнозначные по длине соединительных линий от самого кристалла к шарикам (причем разброс длин этих линий в пределах банка может быть более 100пс) - если Вы используете умеренно шустрый интерфейс и с тренировками (как у DDR) вам возиться неохота, то эти задержечки тоже надо учитывать... или брать банк поближе к центру корпуса. Если мне не изменяет память, то вроде в ISE 10.3 можно было посмотреть эти задержки при помощи PACE.