Никаких проблем
http://megratec.ru/data/ftp/exp_movie/new/common_pin.avi

Может цепи к которым подсоединяется такой светодиод находятся на разных листах, и там идет эта цепь с приставкой _p1 и _p2. Поэтому на плате появляется другой компонент.
Ну и вариации на тему поставить рядом на плате с заведомо одной цепью и смотреть что будет.

fill
Спасибо за оперативность. Ваш вариант я пробовал, но почему-то сразу он у меня не сработал, сейчас работает. Но смущает один момент. Насколько я понимаю, вы назначили оба светодиода в один гейт, как слоты. В этом случае система воспринимает их, как логически эквивалентные и допускает свопирование катодов. А на самом деле светодиоды разные и светятся разными цветами. (красный и зеленый). В этом есть потенциальный риск, но похоже это единственный вариант.

max77
Дело в том, что при упаковке, независимо от того подключены они или нет, система дает им разные рефдесы и на плате действительно для каждого символа отдельный корпус.

Сообщение отредактировал Doomsday machine - Mar 12 2010, 11:16

Frozen_Package=Fix не даст этого сделать при последующих упаковках и в плате

Подскажите пожалуйста!
В DxDesigner'е (2007.7) нарисовал схему усилителя из нескольких одинаковых каскадов на ОУ. Перед входом каждого ОУ - по конденсатору.
При проверке правил возникают ошибки 105 - Un-driven net, указывающие на соединения ОУ с этими конденсаторами.
В чем тут дело?
В каждом случае net точно соединяет вход ОУ с конденсатором.
Если схему входа чуть поменять (пустить не через конденсатор, а другим способом), то ошибка не возникает.

подскажите плиз, в CES'e класс Minimum, я так понимаю не редактируется, и в каких случаях Exp пользует этот класс?
спасибо

f0GgY
Насколько я понимаю, схема минимум собирает в себе минимальные значения ширины проводника и зазоров, из тех, что заданы в других схемах, видимо для удобства. Использовать эту схему вы можете сами для какой-нибудь области правил.

Сообщение отредактировал Doomsday machine - Mar 16 2010, 08:05

Это электрическая-логическая проверка - есть ли в цепи драйвер (передатчик) сигнала, т.е. выходной или двунаправленный пин. В вашем случае получается что в цепи есть только одни приемники сигнала.

Я вроде бы рисовал и входы и выходы...

Возникли другие вопросы, более серьезные. Может быть, подскажите, Fill.

1. В DxD нету кнопки сохранить. Все действия автоматически сохраняются. И можно сделать откат действий. Но почему-то не всегда.
По моей вине из окошка с навигатором удалился Design. Хотел я было нажать на кнопу Undo, да она погасла вместе со всей историей проекта.
Дизайн не хотел восстанавливаться ни в какую.
Пробовал восстанавливать через Auto Backup Utility. Подсовывал этой утилите все три возможных варианта бэкапов, которые DxD автоматически создавала. В каждом случае получал сообщение о том, что восстановление прошло успешно. Заходил в DxD, но дизайна со схемой по-прежнему не было.
После этого взял один из этих автоматических бэкапов и раскидал его содержимое, куда что больше подходило. В DxD теперь всё появилось.
Но когда я перехожу из DxD в ExpeditionPCB, появляется такое сообщение:


Залез в CES, там действительно есть лишняя GND-цепь, которой на схеме нет:

Если ее отсюда удалить, то она появится вот тут:

Как поправить проект?

2. В ExpeditionPCB пытаюсь менять ширину трасс, но меняются не все трассы. Параметры у всех цепей должны быть вроде бы одинаковыми...
-->
Почему так и что делать, чтобы менялись ширины у всех трасс??

1. В каждой версии AutoBackup содержится
- папка database
- файл *.prj
При замене текущих файла и папки на те что в AutoBackup, изменяется как содержание designs, так и рисунок схемы (если он был изменен).
Достаточно открыть файл *.prj и увидеть что там в секции "LIST Designs" перечислены дизайны.
Поэтому не понятно что и как вы сделали, что не смогли нормально восстановится из последней сохраненной сессии. Это все равно что заблудиться в двух соснах.
2. Ширина трассы задается в классе цепей. По месту ее фрагменты можно изменить на любую ширину, соответствующей командой - выполнение на выбранные сегменты, если изменение приведет к нарушению зазоров, то не выполняется.

Есть Reusable Block
В нём Ref des силка и ассембли стоят как надо. рис.1 (отредактировал всё в режиме рисования)

при загрузке блоков в проект всё это дело перемешивается. возникает вопрос - как упорядочить с минимальными потерями? рис.2

Можно опять расставлять руками, но не понятно какой рефдес к какому компоненту, ибо когда в режиме рисования нажимаешь на рефдес выделяются плейсменты у всех компонентов блока.

Подозреваю, что в библиотеке надо исправить рефдесы (отцентровать) во всех компонентах блока .

или есть какие нибудь ещё мысли?
спасибо!

Сосны оказались кактусами.
Спасибо!
С ширинами трасс получилось.

А не подскажите ли как создать посадочное место под экран.
Надо в Expedition в режиме рисования изобразить Plane Shape?
В свойствах указать принадлежность к земляной цепи, запрет на трассировку? Еще что сделать?

Мое имхо по поводу работы с Reusable Block в DC-Exp, выстраданное в процессе борьбы со сверхсмартдемонами:
1. Reusable блоки в библиотеке не хранить. Но проекты, из которых эти блоки создаются, хранить обязательно, заведя для этого специальный каталог. В начале работы над проектом создать нужные блоки в ЦБ (это займет пару минут), после окончания проекта - удалить.
2. Рефдесы силк и ассембли в библиотеке (в cell) должны находиться в геометрическом центре компонента. Местоположение рефдес на этих слоях в проекте для каждого компонента все равно придется уточнять или вручную или с помощью приблуд PCB. В проекте Reusable блока также не стоит сдвигать атрибуты компонентов относительно умолчального (библиотечного) положения.
3. На самом последнем этапе работы над проектом все блоки нужно разбить, и вручную или с помощью приблуд решить вопрос о местоположении всех рефдесов. Поскольку рефдесы будут в центре компонентов, идентифицировать их не составит труда.

После разбиения, компоненты повторного блока становятся обычными компонентами платы и при выборе refdes подсвечивается конкретный компонент с которым он ассоциирован.



Для начала надо четко перечислить все нюансы того что хотите получить, т.к. как задача, так и решение многовариантно (причем вопрос может касаться не только топологии но и схемы, раз зашла речь о соединениях).
Например металл можно задать четырьмя разными способами. Для вашего случая скорее всего это Conductive_Shape.

По поводу conductive shape, если позволите. Создал посадочное место для микросхемы с термальным падом, прошитым 9-ю переходными отверстиями для отвода тепла. Термальный пад выполнил в виде полигона conductive shape. При использовании этого корпуса в проекте, обнаружил особенность или глюк, уж не знаю, что правильней. В районе расположения этого корпуса было создано rule area с местным значением зазора trace to smd pad 0.2 мм. При этом глобальное (master) значение этого зазора для всей платы было 0.4 мм. При проверке DRC возникала ошибка зазора между conductive shape и smd pad - 0.0 мм в созданном корпусе, хотя на самом деле зазор между ними составляет 0,27мм. При этом система требовала глобальный зазор 0.4мм, а не локальный заданный в rule area 0.2 мм. Самое интересное, что при уменьшении глобального зазора trace to smd pad до значения <0.27мм, ошибка пропадала. Из чего делаю вывод, что локальные правила rule areas для объектов conductive shape не работают. Поправьте, если что не так.