Дмитрий у меня другая память - в начале темы я писал, что там стоит самсунг K4X51163PC.. у него Vil = 0,56 max, Vih = 1,26 min

Но мне бы сейчас больше хотелось, что бы мне рассказали про задержки в памяти

Не обращайте внимания на задержки на рисунках. Там показаны возможные случаи задержки данных, удовлетворяющих стандарту, и требуемое положение DQS, чтобы получалось стробирование данных при чтении как раз в пределах валидного окна. Наиболее простой случай для вас - берете MIG генерите DDR/DDRII контроллер, в принципе для любого кристалла, запускаете встроенный тестбенч, который пишет/читает паттерны, и смотрите глазами на диаграммы. Под Virtex4 переделать будет не очень трудно, всего-лишь выходные примитивы в IOB заменить, и возможно распределенную RAM в части чтения данных.

Проблема заключается в том, что Mobile-DDR поддерживается только в Spartan-6, а там он погружен и перенести соответственно не получится. А обычный DDR контроллер есть и для Virtex-4, можно сгенерировать и ничего не переделывать, но он скорее всего не заработает, так как различается времянка.

Ну то что он не заработает это 100%, дело в том, что координально отличается инициализация памяти и ее чтение. Запись практически аналогична.
Сейчас суть в том, что надо понять сейчас можно ли захлопывать данных на фронтам CLK?
Про все прочие особенности пока речи не идет.

Сорри, не увидел что речь идет про LPDDR, слишком часто по топику сквозит DDR/DDRII. Но и в этом случае не все так сложно, как можно подумать. Тут все отличия этих стандартов http://download.micron.com/pdf/technotes/DDR/tn4615.pdf. Переделать инциализацию и диаграмму чтения не так сложно. Я долго ковырял МИГи, модуль отвечающий за арбитраж практически один и тот же. Можете сами сравнить исходники разных контроллеров. Различия в некоторых кусках конвеера управляющих сигналов, но зная как должны выглядеть диаграммы , можно доковырять логику и переделать контроллер под нужный стандарт. Понятно что при том при всем придется подкрутить констрейны. Все решаемо с помощью симуляции нетлиста бэканнотированного sdf файлом.

Этот вопрос можно перевести примерно так: "На самом ли деле разработчики стандарта DDR памяти забыли выкинуть из драфта абсолютно лишний сигнал DQS, или в нем все-таки есть какой-то скрытый смысл"? Да, в нем есть смысл - он тактирует данные, а CLK тактирует команды. Рассматривайте это как разные временные домены.