Пытаюсь отмоделировать готовую плату в HyperLynx. Столкнулся вот с чем.
1. При загрузке сгенерированного HYP файла с опцией "Plane Areas and Copper Pours" в HyperLynx вылезают сообщения типа:
"Syntax error: Same ID for POLYGONs or POLYLINEs at line 8173"
посмотрел туда - действительно два совсем одинаковых описания полигонов рядом. Поудалял дублеров - загрузился
Вопрос: как бы сделать так, что бы их не было или не нужно бы их было руками удалять?

2. После загрузки файла HYP в HyperLynx цепи полностью расположенные "наверху" моделируются, но при попытке отмоделировать цепь в которой драйвер расположен на нижней стороне получил след. сообщение:
"Error creating simulation model:
no driver on net, or driver is disconnected from net"
посмотрел внимательно и увидел, что этот гад (HyperLynx) поставил все компоненты "наверх" и поэтому, наверное, не может соединить ножку с линией (получилось, что ножка ошибочно вверху, а линия внизу)
Посмотрел в HYP файл - там вроде бы расположение компонета описано правильно:
"(? REF=U75 NAME=AT25DF041A-SH-X L=Bottom)"
то есть "внизу" он должен быть.

Вопрос: Не подскажет ли кто, что нужно сделать, чтобы он заработал?

Продолжил исследования. Оказалось:
1. Компоненты находятся на правильных слоях, т.е. на Тор-е и Воттом-е. (Явно увидел в HyperLynx)
2. Неправильно сформированры описания Padstack-ов в файле HYP, поэтому они и находятся вместо Воттом-а на Тор-е.

Руками поменял описания в нужных Padstack-ах (Воттом и Тор) и они встали наместо и все заработало для нужной цепи.
Но, простите, это гемор какой-то.
А как же получить правильный HYP файл автоматически?

Стучать в поддержку ментора чтоб исправили

Мудро. Но хотелось бы узнать, как это происходит у других людей. Были ли схожие проблемы.

Эта плата вот такая
:
Part Types: 78
Parts TopSide: 845 BottomSide: 740 Total: 1585
Drilled pads: 220 Undrilled pads: 6291 Total: 6511
Via Name : STANDARDVIA Via Count : 1058
Via Name : VIA_TOP Via Count : 0
Via Name : VIA_STITCH Via Count : 0
Via Name : STD Via Count : 0
Via Name : SMALL Via Count : 5097
Via Name : 0.35/.65 Via Count : 0
Via Name : STDO Via Count : 0
Signal Nets: 1203
Connections Routed: 2263 Partially 0 Unrouted: 0 Total: 2263

Plane Nets: 20
Connections Routed: 1241 Partially 1281 Unrouted: 307 Total: 2829

Routed Connection Length (cms) X: 3599.735 Y: 4234.581 Total: 7834.316
Unrouted Connection Length (cms) X: 11117.296 Y: 7902.942 Total: 19020.238

Number of copper clearance errors: 0

Number of Routing Layers: 12
Size of Board (square cms): 450.000
Equivalent IC count (1-IC/14 pins): 465.07
Board Density(boardsize/14pin-components): 0.97

1. Судя по отсутствию откликов ни у кого данной проблемы нет.
2. Надо разбираться:
а) с проектом
б) версией софта

Саш, правильно ли я тебя понял, что с подобными проблемами ты не встречался?
Тогда, наверное, софт. Хотя, может и проект, но плата нормально выпущена, сделана, собрана и отлажена...

Спасибо.

С такой проблемой не встречался.
Единственное что было несколько лет назад, чем то похожее поведение при конвертации нескольких проектов из PCAD->PADS->Exp. На некоторых SMD компонентах площадки или оказывались на противоположном от компонента слое или поворачивались.

В конце концов можно попробовать пойти обходным путем: PADS->Exp->HL