Ситуация такая. Система работает на 100 Мгц, но есть один Avalon slave, который на 25 Мгц, причем этот клок заводится на него чисто железно, (Альтера генерит его на ноге). Обязан ли я писать туда именно это clk_25 25 Мгц ? Компонент асинхронный. Несколько сумбурно выражаюсь, но вроде суть ясна

нет, там пишется только клок(и) системной шины/шин

Тогда вот и разгадка скорости DMA. Создал тестовый компонент, но в домене частоты процессора - 2 такта на пересылку слова вышло. (тактовая 100 Мгц). Причем что забавно, если считать, что компонент на 25 Мгц - скорость падает в 10 раз, а не 100/25 = 4 раза.. Отключение второй SDRAM от DMA write master тоже кстати помогло процентов на 20, хотя к ней никто не обращался.. вот вам и арбитраж.. PS - остальные игры с арбитражем - ускорения не дают. Основная беда именно эти несчастные 25 МГЦ
PPS скорость совершенно одинаково что для DMA во внутреннюю что для SSRAM , что для SDRAM..... Кеши ?

а можно поподробнее, а то у вас что ни пост, то новые подробности уже и SDRAM вторая появилась. хотя бы картинку из SOPC

щас.. запущу, чтобы все работало, отпишусь подробнее

я правильно понимаю, чтобы все таки этот Avalon slave нормально работал ( в т.ч. с DMA, с Interrupt который в нем есть) системный клок завести все же надо ? А на тактирование асинхронного чипа спокойно свои 25 Мгц вывожу "железно" ? Ну и в TCL пишу fixed времянку нужную ? Чот не пашет пока

да, слейв должен работать на системном клоке, если внешнее железо по каким-то причинам требует свой клок, то стандартные действия при переходе из одного клокового домена в другой: FIFO`ы, generated clocks и т.п (констрейны не забываем). не понял только, откуда выплыл "асинхронный" интерфейс, он же относительно 25 МГц синхронный? схемку бы хоть накидали, вход/выход там, буферы, где какая шина, где какой клок.

так это.. у ethernet чипа просто своя тактовая 25 Мгц, а внешний интерфейс - как у обычной асинхронной SRAM... Так что не совсем пониаю, зачем тут по доменам шастать. Т.е. обычный MAC чип, ему генератор нужен 25 Мгц, в ките просто сэкономили на отдельном кварце 25 Мгц и гонят этот клок с Альтеры. Но сам интерфей чипа - как у обычной SRAM - CS WR RD ... в дэйташите нормированы только длительности этих импульсов - их я задаю в tcl файле. Саме же эти сигналы привязки к 25 Мгц никакой не имеют

ну так и пусть все от системного клока пашет. асинхронность SRAM тут роли не играет - адрес/данные ниос будет читать по системному клоку. если частоты позволяют.

ну так я и говорю - подам на Avalon slave 100 Мгц и буду спокойно читать MAC чип как асинхронную SRAM. Всякие cross clocking тут имхо не нужны ? Для чипа тока такая времянка есть
Уф... все заработало как надо

скорость какая?

70 мбит / сек забиваю в uncashed sdram Больше сетка не тянет =) На самом деле да, 2 такта вышло на слово. Немного дольше - потому что у меня "readWaitStates" "30" нс С SDRAM правдв непонятки - выходит в открытый row она пишется без задержек ? Ну лана, буду дальше работать.