DmitryR, что же получается синтезатор из верилога не поддерживает такие конструкции как в VHDL? И в списке чувствительности возможны только два сигнала clk и reset?

Поддерживает, только трансляция из одного в другое является не столь тривиальной задачей, как это на первый взгляд кажется. Что же касается списков чувствительности - то да, с точки зрения синтеза туда кроме clk и reset ничего ставить не стоит. Другой вопрос что создание списков чувствительности может сильно ускорить моделирование, но зависеть логика дизайна от них не должна.

Да уж. В таком случае перевести данный проект в Verilog очень проблематично, так как там сплошь и рядом используются асинхронные регистры и защелки.

Повторюсь, что бы там не использовалось - описать это не проблематично хоть на VHDL, хоть на Verilog. Проблема в автоматической трансляции. А также в том что сам контроллер кривоватый IMHO.

Ой! В Verilog список чуствительности определяет (вместе с телом блока always) конкретную схему, которая получится в результате синтеза. Так что логика дизайна определенно зависит от списка чуствительности.
Пример -
Первый описавает D тригер с АСИНХРОННЫМ сбросом, второй - с СИНХРОННЫМ. Отличаются ТОЛЬКО списком чуствительности