|
Отличие результатов работы при загрузке по JTAG и из конф. микросхемы |
|
|
|
Jun 2 2010, 12:09
|
Частый гость
 
Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354

|
Здравствуйте. Столкнулся тут с такой ситуацией в тестовом проекте. Микросхема Stratix II. Проект с преобразованием Фурье от данных с АЦП. Результаты выдаются из ПЛИС наружу. При загрузке прошивки в ПЛИС через программатор на выходе получается один результат обработки. Если сделать pof (fast passive parallel + сжатие), то результаты после перезагрузки получаются другими. Похожими, но отличающимися в достаточной степени, чтобы это нельзя было списать на шумы или случайность процесса. Перед ПЛИС стоят АЦП и усилитель.
С чем это может быть связано?
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
|
|
|
|
Jun 2 2010, 17:39
|

Участник

Группа: Свой
Сообщений: 61
Регистрация: 31-07-07
Из: Москва
Пользователь №: 29 490

|
Цитата(Ethereal @ Jun 2 2010, 16:09)  С чем это может быть связано? Я иногда забываю вызвать Covert Programming File и перезаписав предыдущий проект ишу почему не работают мои нововедения.
--------------------
Обойденные грабли - недополученный опыт!
|
|
|
|
|
Jun 3 2010, 08:24
|
Частый гость
 
Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354

|
Цитата(DmitryR @ Jun 2 2010, 16:51)  Со случайностью процесса. Возьмите прошитую из POF микросхему и сделайте ей verify против sof файла - вы наверняка увидите, что прошивки совпадают. Стабильное отличие максимума спектра в одном и другом случае не получается списать на случайность. То есть грузим по питанию - получаем A1+-dA. Грузим по усб - получаем A2+-dA. A1 и A2 отличаются намного больше, чем dA. Цитата(AndruB @ Jun 2 2010, 21:39)  Я иногда забываю вызвать Covert Programming File и перезаписав предыдущий проект ишу почему не работают мои нововедения. Нововведения работают, в том и дело. Цитата(x736C @ Jun 2 2010, 23:31)  Если не поможет выше написанные рекомендации, прочитайте эту тему.И, ежели найдете причину вашей неисправности, то сообщите пожалуйста. Потому как в своих несколько схожих причинах я не уверен и так до конца не разобрался. Да, очень похожая ситуация. Попробую подумать над тем, что Вы делали.
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
|
|
|
|
Jun 3 2010, 09:02
|
Частый гость
 
Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354

|
Цитата(des00 @ Jun 3 2010, 12:27)  алгоритм линейный или итерационный ? Итерационный. Дополнительно перед преобразованием стоит IP КИХ. На входе стоит синхронизатор DCFIFO. Входной клок синхонизатора берется с PLL2 в режиме Compensated input. На PLL2 подается клок от АЦП. Выходной клок берется с PLL1 в обычном режиме. Им же тактируется весь остальной проект. На вход PLL1 подается клок с внешнего тактового генератора. Синхронизатор сбрасывается асинхронным сигналом с locked PLL1 PLL1 сбрасывается асинхронным сигналом с locked PLL2. Upd: У сихнонизатора стоит опция "Add circuit to syncronise asyncronous clear with write clock"
Сообщение отредактировал Ethereal - Jun 3 2010, 09:07
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
|
|
|
|
Jun 3 2010, 09:31
|
Частый гость
 
Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354

|
Цитата(des00 @ Jun 3 2010, 13:13)  предположительно ломается в этом месте. Проверю STap'ом, как доберусь, хотя тоже думаю, что тут - у меня отдельно стоит ветка, которая ищет максимальный отсчет сигнала на интервале в секунду. Я дополнительно вел учет по этому значению. Для него сохраняется та же зависимость, что и для преобразования. Думаю, что подтвердится, но если так, то с чем может быть связано? Может быть проблема в ассайнментах на false path?
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|
|
|
|
|
Jun 3 2010, 09:36
|
Вечный ламер
     
Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453

|
Цитата(_Anatoliy @ Jun 3 2010, 03:31)  А можно чуть подробней?Откуда эта информация,где посмотреть? могу ошибаться но MKS рассказывал мне в аське как он по уарту данные со своего демодулятора в матлаб заливал. Цитата(Ethereal @ Jun 3 2010, 03:31)  Думаю, что подтвердится, но если так, то с чем может быть связано? Может быть проблема в ассайнментах на false path? точно не в этом, у вас же одинаковые прошивки, разные только способы инициализации плис. скорее всего где то ломается начальная инициализация обработки информации. Например КА не в том состоянии, счетчик не туда встал, синхру не так нашли, из-за того что были не в том состоянии например %) Если бы вы ошиблись в констрейнах у вас бы глючило всё, в том числе при прогреве, охлаждении плис.
--------------------
|
|
|
|
|
Jun 5 2010, 06:15
|
Частый гость
 
Группа: Свой
Сообщений: 135
Регистрация: 31-07-06
Пользователь №: 19 224

|
Цитата(Koluchiy @ Jun 5 2010, 09:09)  А как сделан ресет всей конструкции? Немного опоздал, разные условия включения питания. При загрузки с усб, питание уже устаканилось, а во втором случае питание только включается. Наверняка у вас несколько питаний. Лечение уже предложили - хороший сброс.
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|