Здравствуйте. Столкнулся тут с такой ситуацией в тестовом проекте. Микросхема Stratix II. Проект с преобразованием Фурье от данных с АЦП. Результаты выдаются из ПЛИС наружу. При загрузке прошивки в ПЛИС через программатор на выходе получается один результат обработки. Если сделать pof (fast passive parallel + сжатие), то результаты после перезагрузки получаются другими. Похожими, но отличающимися в достаточной степени, чтобы это нельзя было списать на шумы или случайность процесса. Перед ПЛИС стоят АЦП и усилитель.
С чем это может быть связано?
--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
|