Подозреваю, что данную Библию в свободной продаже не найти.

Я вечером, когда дома буду, напишу свое мнение по структуре и параметрам для производства.

Какая там свободная продажа На каждой странице, начиная с обложки "Intel restricted secret. Do not reproduce". Ну и регистрация на их рабочем портале для электронного доступа к тому, чего нет в бумажном виде.

Ну так порекомендуйте стек слоев, да толщины для стека слоев. Где там core, где prepreg? И стек ПО. А скорости у вас, кстати, какие? Какие именно кристаллы и какие выводы вы задействуете на чипах? SelectIO или RocketIO?

Сообщение отредактировал kstk - Jun 9 2010, 14:55

Часика через полтора посмотрю на тот дизайн и вечерком отпишу.

PS А толщины придется считать под требуемые импедансы и общую толщину платы...

Я про толщины слоев. А вот ширины проводников придется считать под толщины слоев(с учетом нужных импедансов), как металла так и диэлектрика. А потом еще моделять на предмет целостности сигналов и перекрестных помех.

Сообщение отредактировал kstk - Jun 9 2010, 14:58

Ну так Вы насчитаете... Ну получите дорожку шириной 0.22мм для трассы в 50 Ом импеданса, и что? Как трассировать будете при таких размерах трасс? Считайте от обратного - диапазон допустимых значений импеданса + примерная ширина трассы (по возможностям производства и исходя из требуемой плотности трассировки) -> примерная толщина препрега.
Ну и помодельте конечно, оно полезно для общего понимания

А чем плоха трасса шириной 0,22мм? У меня не такая плотная трассировка, как у Интела. К тому же чем трасса ширее, тем скин-эффект на СВЧ меньше себя проявляет и затухание у сигнала будет меньше. Особенно на тех гармонических составляющих, которые выше частоты сигнала находятся. Мне главное понять для себя, какие стеки возможны при указанных мною(или вами) компоновках слоев. А там уж будет видно от чего оттолкнуться и к какой ширине проводника прийтить можно будет.

Не надо так много типов blind via.
Лучше сделать 1+1+N+1+1.
Можно стеком, т.е. blind via 1-3, buried via 3-10 и blind 10-12 (для 12-слойной ПП, например).

Или вот, например, недавно делали 14-слойку 3+N+3:




Такого варианта должно хватить для практически любых конфигураций ПЛИС.

Что-то я вообще перестаю понимать происходящее... С одной стороны неплотная трассировка, с другой стороны желание сделать кучу нестандартных переходных... Вы уж как-нибудь определитесь, что Вам нужно реализовать.

Уже лучше. Что-то типа такого ответа я и ждал. Спасибо. Т.е. у них получается с 4 по 11 buried ПО. А какие на фото диаметры ПО/площадок? Они получаются четко как в проекте(герберах) или плывут?
А какие можете порекомендовать толщины слоев(какие вообще реализуемы, может только какие определенные целые значения) в моем случае или близком случае. Можно также для указанного вами варианта(если не жалко). Хотелось бы понять какие значения для слоев допустимы и где стоят эти core а где препрег? Какой толщины металлизация может быть? Какую закладывать в проекте? И заложенная в проекте будет равна окончательной или она будет увеличена после металлизации чего-либо? От этого же характеристики трасс будут зависеть.


Так сам Xilinx рекомендует висячих stub-концов ПО не оставлять. Мол, наводится на них много чего. Поэтому я бы и хотел от сквозных перейти к слепоглухонемым ПО. Я ж говорю - СВЧ. И вас спрашиваю - вы в своем проекте SelectIO использовали или RocketIO?

Сообщение отредактировал kstk - Jun 9 2010, 15:42

Мне, чтобы ответить на эти вопросы, надо попасть на работу и порыться в файлах. Особенно по поводу согласования волновых сопротивлений и толщины слоев.
Предварительно, насколько я помню, было так:
диэлектрик 1-2 и 14-13 - препрег 75 мкм.
остальные - в среднем по 100...110 мкм, реально в районе 105 мкм.

Проводники были посчитаны под волновое сопротивление 50 ом (по крайней мере в наружных слоях и L4, L11).
Причем для того, чтобы в наружнем слое обеспечить нужное волновое, второй слой,
по-моему, был пустой, а опорный план - в третьем слое.

Внутренние слои меди - по 12 мкм, три наружных с каждой стороны - по 25...45 мкм (включая наращивание).

Ну а насчет расчета импеданса, и предложений по структуре планов и сигнальных слоев - лучше на pcb@pcbtech.ru запрос послать.
Или, еще лучше, в дизайн-центр: design@schematica.ru

Ничего страшного, я подожду до завтра. Заодно, может, вы мне подскажете насчет моего варианта.

А у них, я так, понимаю, по верхнему слою какая-то аналоговая схема или я ошибаюсь? Не знаете ненароком, полосы частот какие были? И что означает "в среднем по 100...110 мкм, реально в районе 105 мкм" - я могу выбрать 95, 90, 89, 87,5? Какова точность? 100-110 - Это, наверное, 4mil? Или они именно в мкм указывали? А наращивание по какой причине выполнялось? где core, где prepreg? И почему вообще такое соотношение толщин слоев(внутри более толстые диэлектрики и более тонкие слои меди)?
Расскажите, как они слои размещали в плане - GND, POWER, SIGNAL?

И еще вопрос - а можно спроектировать МПП с верхним(ми) слоями из материала с более низкой диэлектрической проницаемостью, чем у FR-4 (типа Rogers) а внутри FR-4? Или наоборот, снаружи - FR-4, внутри - Rogers? Или такое невозможно и надо либо из одного материала плату делать, либо из другого? Или возможно, но будет дорого?

Ответы по порядку:

Давайте все-таки Ваш проект обсуждать, а не какой-то чужой. Мы не знаем подробностей про заказываемые у нас платы, и никогда не лезем в детали применения. И уж тем более не имеем права обсуждать чужие проекты на форумах. Только применяемые технологии.

По толщинам диэлектрика я ответил, имея в виду реально полученные после прессования, в соответствии с отчетом анализа микросечения. Просто под рукой отчет оказался, вот я и посмотрел. Задано было 100 мкм в каждом слое, препреги и ядра чередовались. Точность +-10%. Но какое это имеет значение? Вы же зададите нужное вам волновое сопротивление, а мы его обеспечим с допуском 10% или 7%. Про толщину слоев Вам волноваться особенно не надо.

Где именно препрег и где ядро - сходу не скажу. Думаю, что это тоже не так важно. Очевидно, что 3 верхних диэлектрика - препреги.
Наращивание меди на наружных слоях пакета необходимо, когда есть металлизация отверстий в данном пакете слоев. В том случае, который показан на фото, выполнялось 4 цикла металлизации отверстий,
соответственно 4 цикла прессования и наращивания меди.

По поводу комбинированной платы с некоторыми слоями Rogers - да, такое возможно, и детается часто.
Это даже лучше, чем полностью делать плату из Rogers, т.к. материал СВЧ мягковат...

Как слои размещать - Вам виднее, чем мне. Основываться надо на аппликейшнах от поставщиков микросхем. Можно почитать статьи у нас в разделе "Проектирование печатных плат".
Я бы рекомендовал делать пары соседних GND-VCC и между ними 1 или 2 слоя сигнальных, и так поочередно... Но опять-таки - будет правильнее посоветоваться с нашими ребятами из дизайн-центра - у них огромный опыт подбора многослойных структур и проектирования сложных плат.

Возмите такой.
Микровиа на внешних слоях, совмещенные с PAD/
+ Burried Между предпоследними, которые заполнены медью и их можно совмещать с микровия

Свобода аж жуть.
Вот пример 8 слоев 1+6+1

А в каких комбинациях это возможно делать?



Как пример - неплохо. Спасибо. А для 10, 12, 14 слоев есть примеры?