Коллеги!

Есть довольно большой проект на Spartan3. В нем есть модули на Verilog'e. Все компилируется и на железе работает.

Делаю маленький проект "с нуля". Копирую два verilog'овских модуля, вывожу входы/выходы на соответствующие pin'ы. Компилирую, загружаю - не работает. Все установки в большом и малом проекте - одинаковые.

Где загвоздка?

2 sergeeff
С того, что вы написали можно заключить что:
1) или у вас асинхронщина+а-ля поведенческое описание
2) или же вы не так проверяете работоспособность

Проверяется все очень просто - на реальном железе. К arm'у подключена FPGA как статическая память. Через FPGA идет управление графическим дисплеем на 2 SED 1520. Там все просто до безобразия, и по временам никаких особых требований (+- 20 ns погоды не делают).

2 sergeeff
ну тогда копайте прожект и перепроверяйте ассигны лап.

Ну и есчё, я бы на вашем месте снял входные сигналы на дизайн и загнал бы их в тестбенч

Нельзя ли перевести на русский (современный технический жаргон что-то не улавливаю:

2 sergeeff
Как вы тестируете ваш дизайн не в железе ?

Взял симулятор, написал testbench глядя на временные диаграммы процессора. Все это практически совпадает с увиденным на осциллографе.

2 sergeeff
Так если у вас есть уже testbench для дизайна со всеми нужными пинами и вы основной DUT в железе меняете, замените в testbench его же и посмотрите что скажут чекеры.

Я просто что имелл виду - снимать входные сигналы скопом и перегонять их в testbench (иногда построенные воздействия по ДШ чипов немного не соответствуют тому что есть в железе)

BackAnnotation after PAR -> gate level simulation - если ничего не помогает
ChipScope - если Xilinx

Посмотрите логи синтезатора, и (если там всё ок) транслятора и особенно маппера. Возможно Вы просто забыли прицепить какой-то важный управляющий вход,
соответственно пол дизайна умный софт просто выкинул за ненадобностью. Chipscope кстати сильно в этом процессе помогает. Если вы не можете найти в списке
какой-то важный сигнал - это повод задуматься!