--------------------------------------------------------------------------------------------------
-- синхронизация длинного по отношению к тактовой частоте системы асинхронного сигнала с системной частотой.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Synchonizator is
port
(
  Clk                : in std_logic;
  Reset            : in std_logic;
  InSignal            : in std_logic;
  Signal_is_change    : out std_logic; -- изменение сигнала
  Signal_is_fall    : out std_logic; -- фронт сигнала
  Signal_is_rise    : out std_logic  -- спад сигнала
  );
end Synchonizator;

architecture rtl of Synchonizator is

  signal sInput_signal    : std_logic_vector(1 downto 0); -- триггеры задержки

begin

   sInput_signal <= sInput_signal(0)&InSignal when Reset = '1' else
                 sInput_signal(0)&InSignal when rising_edge(Clk);

   Signal_is_change    <= sInput_signal(0) xor sInput_signal(1);    -- изменение сигнала
   Signal_is_rise    <= sInput_signal(0) xor not sInput_signal(1);    -- фронт сигнала
   Signal_is_fall    <= not sInput_signal(0) xor sInput_signal(1);    -- спад сигнала
  
end rtl;

--------------------------------------------------------------------------------------------------