Простите за ламерский вопрос,
какая цепочка буферов будет правильной для вывода тактового сигнала насквозь через ПЛИС?
конечно видимо правильно было бы его снаружи подвести к ЦАПу, но так уже сделано..

вопрос не понятный. зачем цепочка буферов и что за плис?

Это без разницы IMHO - просто напишите CLKOUT<=CLKIN.

to rv3dll(lex)
ПЛИС - 3-й спартан,

to DmitryR
не получается так, вылетает уже на этапе translate с ошибкой
и сопутствующими варнингами -

в проекте clk29MHz через IBUFG -> BUFG делаю глобальным тактовым и от него работает часть схемы,
кроме того надо его вывести наружу, пробовал разные комбинации цепочки из IBUFG,BUFG,OBUF, и пока без толку

На сколько я понял, у Вас часть на языке, а часть в схемном редакторе сделана.

Не заморачивайтесь, делайте все на языке.

Делайте на выходном DDR-тригере.

Скорее всего, когда вы выдаете сигнал clk29MHz на выход, вы его берете до буфера IBUFG, а для тактирования проекта используете тактовый сигнал после IBUFG. Вам необходимо выдавать на выход тот сигнал тактовой, который у вас после IBUFG.
Т.е. clk29MHz -> IBUFG -> clk29M -> на тактироване проекта и на OBUF
надеюсь понятно написал

Поддерживаю, пропускаете сигнал через триггер и всех делов...
PS Если частота высокая можно дополнительно использовать DCM для устранения фазовых набегов/отставаний тактовой частоты и т.д.

Если сигнал глобальный, то ИМХО добавлять еще DCM не стоит (если не умножать/делить/сдвигать частоту). Тем более городить цепочку IBUFG -> триггер -> BUFG

Пусть несколько устарело, но таблица 1 и Рис.5 http://automotive.analog.com/static/import...7755AN501_a.pdf могут дать пищу для размышлений.

Сообщение отредактировал ledum - Aug 9 2010, 07:50

Тогда расскажите почему ставят в контроллерах DDR памяти

Скажу честно, не знаю . Готовые корки не использовал, писал врукопашную из-за спортивного интереса

потому что ДДР это не ЦАП. Постом выше ledum дал очень правильную ссылку дающую ответ на этот вопрос.

В контроллерах DDR PLL ставят для получения тактового сигнала, сдвинутого от основного на 90 градусов. Используется он для тактирования выходных регистров данных DQ, и маски данных DM. Что это дает? В итоге тактовый сигнал DQS синхронен с системой, а данные DQ и маска DM выравнены по центру. Более подробные схемы можно найти в соответствующих аппнотах (an348 Interfacing DDR SDRAM with Cyclone Devices) и документации на чип в секции взаимодействия с устройствами внешней памяти.

извините, уехал в отпуск, только вернулся, поэтому не смог раньше проверить,

Итак, убрал все BUFG, и дальше сделал по совету Flanker
clk29MHz -> IBUFG -> clk29M -> на тактирование проекта и на OBUF(или сразу на выход, по совету DmitryR) результат в обоих случаях - один варнинг -Route:455 - CLK Net:dacclk_c may have excessive skew because 0 CLK pins and 1 NON_CLK pins failed to route using a CLK template.
и нормальный клок на осциллографе,

считаю проблему решенной, спасибо всем за обсуждение!

ps: и просто для интереса, может в будущем пригодится, как пропустить клок через триггер?