И что страшного в одной х36 группе в двух банках? Не панимать ... Там все равно на каждую группу из 18 линий будет приходится по одному CQ. Итого 4 CQ сигнала. Дальше после защелкивани данных DDR регистрами устаканиваем это всё до системного клока и радуемся.

По крайней мере на DDR x16 я не испытывал дискомфорт от двух чипов. Данные из них читались синхронно, и рефрешились они синхронно. Всё работало.

В HL я уже потестил на 250 МГц (500 Mbit/s). Основным камнем преткновения станут не драйвера а кроссы ИМХО. Шину сделал шлейфовую с ответвлениями. Но вчера нашел мануал по трассировки. Там предлагается древовидный вариант. Пока обдумываю, стоит оно того или нет. Паять BGA с двух сторон я не умею. Требование к длине ветвей не более 13 мм. А у меня шлейфовые ответвления не больше 7 мм.

Сырая предварительная версия для оценки трассируемости вообще всего этого дела. Глазки ... Правда не совсем понимаю пока как для маски глазка выставить временные параметры. Наверное по tsu, th для чипа.







Сообщение отредактировал tema-electric - Aug 11 2010, 14:17

Плохо, что вы не понимать, а также даташит не читать. Там всего одна группа x36, не в двух банках, а на весь чип. А вам таких групп надо три.

Не верю и не Станиславский. Ткните в конкретное предложение ....

Кроме того объясните чисто физические препятствия этому ... у чипа. Если не найдёте такое предложение ...

Заголовок таблицы: Table 9–4. Cyclone III DQS and DQ Bus Mode Support for Each Side of the Device Note (1)

Согласно этой таблице кстати у меня 4 группы х36 ...

На каждой стороне.

Сообщение отредактировал tema-electric - Aug 11 2010, 19:05

Не знаю, в какой документ вы смотрите. Я смотрю Cyclone3 Handbook, table 8-1 и 8-2. Вижу теперь правда что и я был неправ - в больших корпусах одна x36 группа на сторону, а не на чип. Но вас это спасет вряд ли: присоединить чипы получится, но так как шины будут размазаны по трем сторонам - будет очень проблематично расположить внутри контроллер, да еще и чтобы он быстро работал.