Есть шина данных однонаправленная, 100 бит + клок, 66 мгц.
Источник CMOS чип PGA 2.54 mm, приемник FPGA .
Трассы порядка 10 см, в двух слоях (наружных) на 4-слойке.
Через коннектор, под прямым углом, на половине трас максимально один переход, половина в одном слое.
Обязательно ли ставить последовательное согласование (на источнике) на все линии данных?
Или будет достаточно только на клоке + немного задержать его на FPGA, (длины трасс не будут выравниваться, разница до 1 см)?
Дополнительно разделение трасс по группам с чредование земляными линиями через четыре-пять бит.
Может еще какие меры кто посоветует?
До симуляции PCB пока не дошел, не уверен что будет корректна, т. к. модели на чип источник нет.

А в чём проблема-то? Места не хватает? Ставьте сборки.
Вообще конечно лучше поставить резисторы, кстати необязательно делать последовательное согласование, если место не позволяет. Можно сделать и паралельное - резисторы на землю у нагрузки. Правда в этом случае потребление будет несколько больше, зато и согласование лучше.

Не очень понял зачем Вам чередование земляными линиями через 4-5 бит... честно говоря это ровным счётом ничего не даёт. Здесь гораздо важнее выдержать требуемую Вам геометрию сигнальных линий, чтобы получить нужное волновое сопротивление.

Просимулировать всё же стоит, пусть даже не на родной модели - возьмите любую более-менее подходящую под Ваши задачи. Точных результатов не получите - зато явные ляпы сразу обнаружите (если таковы будут).

По правде сказать - можно и совсем без резисторов (с одним только резистором на клоке) и скорее всего работать будет, но... бывают и исключения, этот вариант без моделирования я бы не стал использовать.

Проблема только в том что это первый проект с такими частотами.
С местом все в порядке. По компоновке как раз лучше последовательные близко к источнику.

По поводу чередования не согласен, хотя и не могу убедительно аргументировать.
Но если посмотреть разные Reference design app. note, то оно присутствует, особенно на разъемах.
Мне кажется это делать надо, если нет возвожности разнести параллельные дорожки достаточно далеко. Весь вопрос как далеко.
Кроме того в трассировщиках встречал constrain - максимальное количество параллельных линий.
Параллельное согласование на нагрузке вроде обеспечивает FPGA - Digitally Controlled Impedance.
Спасибо за ответ.

66 МГц это не частоты. Не надо ничего бояться: последовательно со стороны передатчиков поставить сопротивления 10-24 Ом и забыть о согласовании. Если уж сильно мучают сомнения промоделировать в HyperLinx, например.

Если Вы опасаетесь взаимных наводок, то для того чтобы их не было, достаточно обеспечить зазор между сигнальными линиями равным (или большим) удвоенной ширине сигнальной линии. Если зазор будет меньше, то группирование сигналов и прокладываение между этими группами земли ничего не даст, так как наводки будут внутри групп. От группы к группе - не будет, а внутри всё равно будут. Это опять же легко увидеть при моделировании даже не на "родных" моделях. А то что Вы видели на разъёмах скорее всего делается по другим причинам, по каким - сказать не берусь ибо не видел того, что видели Вы

Насчёт последовательного согласования - CMOS обычно согласуется не абы как (укор Vjacheslav), а с учётом волнового сопротивления в линии, иначе в согласовании нет никакого смысла. Для 50 Омной линии передачи это как правило должен быть резистор в 33 Ом (а не 10 - 24).

Что касается частот - то как уже неоднократоно было сказано на этом форуме дело не в них, а в "крутости" фронтов. И на 1 МГц можно словить неудачу.

И последнее, нельзя одновременно включать последовательное (у источника) и параллельное (у нагрузки) согласование - так как получается делитель напряжения. Используйте что-нибудь одно.

Удачи!

Трудно что-то добавь к тому что было сказано bms. Очень грамотный совет.

Что касается чередования на разъемах скорее всего это делается для того чтобы обеспечить путь обратных токов (если речь не идет о разъемах, обеспечавающих также и согласование импеданса). На вашей плате обратные токи пойдут по смежной с трассами плоскости (plane).

Лучше всего обеспечить согласование внешними резисторами. Использование FPGA "Digitally Controlled Impedance" при больщом числе сигналов может привести к проблемам с термостабилизацией.

По поводу укора:
Говоря о последовательных 10-24 Омах я не говорил о согласовании - его просто не нужно для таких частот даже при фронтах <1 нсек - сопротивления внесут "здоровую" толику затухания в линии и завалят фронты, а вот здесь то и имеет значение частота: от нее и зависит насколько Вы можете завалить фронт. А то что для согласования важен только фронт и его соотношение с длиной линии, а не частота, я еще много лет назад объяснял народу на pcad.ru, поэтому я с этим спорить не буду, да и не утверждал обратного.
А совет я давал не просто так "с потолка" - работаю с частотами на порядки больше, поэтому могу поделиться собственным опытом. А если есть сомнения, то вот тут и полезно поиграться с моделированием - это ведь много времени и средств не требует. Что я и советовал. После этого сомнения отлетят да и "укоров" не будет.

более того (поддержу Вячеслава) если почитать аппноты ALTERA - то во главу угла при последовательном согласовании ставят не согласование волнового сопротивления - а ограничение импульсов тока - поэтому укор здесь делает алаверды

Спасибо всем за полезные советы.
Насчет чредования землей убедили.
Хотя это где-то вычитал в app.note как средство для борьбы с crossover.
Что касается согласования-
мне кажется в принципе работают оба фактора,
несогласованное волновое дает "отражения" в линии, это есть везде (электромагнитные, акустика, гидравлика) где есть волна, даже синусоида.
Это особенно касается места линия-нагрузка.
Наверное надо это учитывать для регулярного сигнала - клока, например.
На крутом фронте работает индуктивность-емкость (контур) дорожки, тоже дает "звон".
И ограничение скорости нарастания необходимо, если допутим получаемый завал фронта.
Точнее ограничивай, пока завал допустим.
Второе наверное более существенно, его вклад больше.
Если есть возможность "подождать пару наносекунд" на успокоение - можно и не беспокоится.
И все конечно сильно зависит от конкретных данных, почему собственно и обратился к вашему опыту.
Чтобы "не дуть на воду" (понимаю что 66 мгц не 200) но и не проколоться.
А моделирование - не понимаю, что даст модель, если нет конкретных параметров источника, ни выходного сопротивления, ни скорости нарастания. Есть только задержки по вход-выход.
Разве что покрутив типовые параметры для источника во всем возможном диапазоне есть ВЕРОЯТНОСТЬ убедиться что влияние линии не существенно для этой частоты для конкретной топологии.
Через месяц будет возможность запросить данные у производителя, поиграю с можелированием, хотя бы для тренинга.
Еще раз спасибо.

Уважаю Ваш опыт, но... если бы его было чуточку больше, Вы бы знали, что самые качественные сигналы на АБСОЛЮТНО ЛЮБЫХ ЧАСТОТАХ будут не тогда, когда фронты завалены, а тогда, когда линия согласована.
И если уж ставить резисторы, то такие, чтобы получить согласование - то есть сигналы наилучшего качества.

если вы внимательно посмотрите на всякую документацию то обнаружите забавную вещь
что волновое сопротивление нормируется еще и по крутизне фронта

не все в мире просто - что кажется простым

Нет на печатных платах при разводке шин для памяти согласования.
Это не тот термин, отсюда непонятки.
Где вы видели чтобы на конце линии стояли терминирующие резисторы 50ом или другие
моделирующие бесконечность линии и обеспечивающие отсутствие отражений от ее конца?
При согласовании линии они должны ставится всегда.

Выбор последовательное согласование или паралельное
имеет отношение только к источнику сигнала,
причем выбор последовательного, возможен только если источник на конце линии.
При многоточечном вкючении источников не может существовать
согласованной линии с последовательным вариантом согласования.
может быть только паралельное (если приемники с высоким входным импедансом).
При последовательном согласовании амплитуда в линии
будет равна половиние амплитуды источника.
Может это иметь место в системе процессор-память?
Установкой дополнительных резисторов снижением скорости нарастания напряжения
разработчики только решают задачи минимизациии колебательных процессоров
при перекючении сигналов но не согласования с импедансом линии.

Почему нет? А что за резисторные 50-омные сборки стоят возле разъемов памяти? Не согласование разве? Почему-то не на всех платах, но стоят. Речь о материнках.

Чем можно развести и просимулировать PCB для частот ~ 200MHz (цифра)? Можно ли это сделать после разводки в Spectre на PSpice - если да, то чем экстрагировать емкостные связи и волновые сопротивления?

Всем заранее спасибо.

Выложил в /upload/DOCs/Printed Circuit Board Considerations/
некоторые апп. ноте по теме.
В основном это по DDR.
Один из документов приложил к сообщению.
Предлагаю внимательно их посмотреть.
А то vm прав - путаницы много.


Не прикрепилось