Здравствуйте, товарищи!
Хочу сделать генератор хелловорлдный. Оказалось, нужно проинициализировать некоторые переменные без сигнала сброса. Делал таким образом:
input clc;
output reg outclc;
reg is_init;

always @(clc)
begin
if(is_init!=1)
begin
is_init =1;
//разная всякая инициализация
end
else
begin
//ну например,
outclc<=clc;
end
end

Синтезатор не кричал, в моделсиме красные полоски (не работает, как нужно)
Рассуждаю так: вначале is_init инеет несинтезируемое значение Х, чему в жизни отвечает "не знаю". Нельзя сказать, что (is_init!=1) истина или ложь.
Но я переписал так:

input clc;
output reg outclc;
reg is_init;

always @(clc)
begin
if(is_init==1)
begin
//ну например,
outclc<=clc;
end
else
begin
is_init =1;
//разная всякая инициализация
end
end

и на всех 4-х временных моделированиях моделсим выдавал то, чего мне было надо. Но ведь предидущие рассуждения отрицают возможность того, что можно сказать is_init==1 истина или ложь.
Подскажите , пожалуйста, это вообще синтезируемо (2-й вариант)? А если нет, то как можно провести инициализацию без сигнала сброса?

Заранее благодарен за помощь!

Не согласен, зависит от перекоса сети клока и пути доставки клока на вход данных регистра.
Может быть разный результат в зависимости от частоты.
Вплоть до нарушения setup & hold time с соответствующими последствиями.

Ну а тут я, пожалуй, не соглашусь. Если не брать в расчет невыполнение времянок и там каких-то хитрых условий, то путь который проделает сигнал на вход тактовой частоты триггера будет короче пути на информационный вход триггера.

Если короче, то на сколько короче? А что будет, если на полпериода кроче, или на целый период?

Будет невыполнение времянок, ну а вообще это практически нереальная ситуация, в данном примере. Если брать самые последние ПЛИС - хоть virtex6, хоть stratixIV, то максимальная частота переключения триггера - 600МГц. Ну и где можно потерять ~1ns?

Какая проблема с потерять 1nS на линии данных в относительно большом корпусе?
Да хоть две!
А если микросхема не пустая и сигнал проходит не по самому оптимальному пути?

Чтобы было наглядно, берем входную ножку поближе к буферу глобальной сети клока,
в идеале, специально для этого придуманную,
а регистр с клоком на входе данных принудительно ставим на максимальном от неё расстоянии.
Констрейн maxskew злостно нарушается.
Получаем skew 2.7nS в конкретном примере - Virtex6 VLX75 FF784.
Это означает, что мегагерцах эдак на двухстах вы поймаете задний фронт этим регистром.

В аттаче исходный текст и архив с UCF-файлом - форум не ест расширения vhdl и ucf.

Да-да, нашаманили, верю...даже странно малое значение получили, у меня на стратикс4 по диагонали до 5ns доходит обычная задержка сигнала...
Я предвидел такой расклад в предыдущем посте .
Ну а серьезно - уберите "если" и САПР всегда найдет хотя бы один свободный триггер рядом с буфером глобальной сети, ну не видел я реально работающих проектов, которые были забиты более чем на 90%, а в Вашем случае получается загрузка на 100% хоть и отдельного куска ПЛИС.

Ну, если принимать во внимание удачу, то её я вам и пожелаю в большом количестве.