Есть шина данных однонаправленная, 100 бит + клок, 66 мгц.
Источник CMOS чип PGA 2.54 mm, приемник FPGA .
Трассы порядка 10 см, в двух слоях (наружных) на 4-слойке.
Через коннектор, под прямым углом, на половине трас максимально один переход, половина в одном слое.
Обязательно ли ставить последовательное согласование (на источнике) на все линии данных?
Или будет достаточно только на клоке + немного задержать его на FPGA, (длины трасс не будут выравниваться, разница до 1 см)?
Дополнительно разделение трасс по группам с чредование земляными линиями через четыре-пять бит.
Может еще какие меры кто посоветует?
До симуляции PCB пока не дошел, не уверен что будет корректна, т. к. модели на чип источник нет.