Доброго всем времени суток!

Вопрос такой. Пишу код, который работает с матрицами, в том числе обрабатывает их в циклах. Получилось так, что текущая версия кода при размере матрицы, далёком от практических потребностей код требует значительных ресурсов (насколько я понял из отчёта, близких к предельным для этой ПЛИСы):

Logic Utilization:
Number of Slice Flip Flops: 1,231 out of 9,312 13%
Number of 4 input LUTs: 8,329 out of 9,312 89%
Logic Distribution:
Number of occupied Slices: 4,654 out of 4,656 99%
Total Number of 4 input LUTs: 8,741 out of 9,312 93%
Number of bonded IOBs: 19 out of 232 8%
Number of BUFGMUXs: 1 out of 24 4%
Number of MULT18X18SIOs: 20 out of 20 100%

Скажите, ребят, если я буду использовать память (пока я себе это представляю как модуль памяти из IP Core Generator), то снизит ли это количество используемых LUT? То есть если данные будут хранится в памяти, а по мере необходимости вычислений они оттуда будут выдёргиваться.

Если да, то был бы благодарен за ссылки на примеры использование памяти или статьи. Безусловно, гуглить обязательно буду, но вдруг, у кого уже под рукой хороший готовый материал. Просто пока для меня это чёрный ящик, надо в него заглянуть с фонариком .

Заранее спасибо, коллеги!

Я бы ответы искал User Guide на конкретную микросхему, в разделе Block RAM.
Потом сделал бы схему, которая пишет и читает память обращаясь к разным её портам.
Далее обдумал бы полученный результат и перепроектировал свою схему.

скажите сразу, что за кристалл, чтоб лишний раз не переспрашивать
и для чего вы хотите её использовать (это я к тому, что у ксайлинкса память 2х портовая. т.е. естественно, что как регистровый файл её использовать уже не получится - алгоритм должен бутем мирится с наличием только 2х каналов доступа на блок/либо вр. мультипл./)

конечно. луты использоваться будут оч в малом кол-ве для обвязки. весь ресурс хранилища нах. внутри аппаратного блока

есть всё в документации на сайте. однако в принципе синтезатор может синтезировать память из обычного описания на языке. главное чтобы описываемое вами хранилище не противоречило параметрам аппаратного ядра (только что об этом говорил здесь -> http://electronix.ru/forum/index.php?showt...st&p=809678 )
алаверды

ЗЫЖ правда судя по этому

проблема с ресурсами упирается в комбинаторику и боюсь встроенная память вам не поможет. и вообще-то меня терзают смутные сомнения... (правильно ли вы описываете то, что проектируете)
и ещё вот это вот: Number of bonded IOBs: 19 out of 232 8%
что это за проект такой хитрый?

_{Отредактировано пользователем 03:02 14 сентября 2010}

Спасибо за советы и Ваше время!

Кристалл - Spartan3E (xc3s500e). Block RAM обязательно посмотрю.



Вообще, про правильность меня тоже терзают смутные сомнения, потому я обратился за консультацией. Собственно, результат выполняемого кода корректный, но затраченные на это ресурсы меня беспокоят.



Я не очень понимаю и прошу Вас пояснить, почему эти данные заставили Вас предположить, что проект хитрый. Это в каком контексте такой показатель - плохо (или хорошо)?

Суть проекта такая. В ПЛИСу загружается матрица (изображение). Из этой матрицы получается градиентные матрицы (по x и по y), их которых по алгоритму Харриса (описание на en-wiki) в трёх вложенных for-циклах строится нужная матрица. То есть достаточно много матриц, которые получаются из друг друга. Может быть, собственно, поэтому и получается много LUTов, которые все эти регистры и их сочетания обеспечивают.

Сообщение отредактировал m0use - Sep 14 2010, 21:25

объясню: меня обеспокоил не процент заполнения кристалла логикой, а пропорция между используемой логикой и регистрами. подозреваю, что ваш проект работает на оч маленькой частоте. и то что вы выполняете кучу преобразований за один такт очень крутой комбинаторной функцией может серьёзно снижать общ. произв. системы, которая способна выполнять много маленьких операций примерно на равной скорости, но эта скорость оч высокая, что даёт общ. сущ. выигрыш в произв.
а то что у вас ещё и такой узкий поток данных на вход-выход (а по сути 9 пинов в каждую сторону - это считайте последовательный интерфейс /потому как даже на интерфейс бортовой памяти это не тянет/), должно приводить к тому что ваша подсистема - это потенциальная пробка в большей системе (конечно если приёмник и передатчик не молотят на 10 кратной частоте ядра. но ведь у вас не молотит, правда?)

обещать не буду, но как-нибудь для того чтобы развеяться посмотрю, может чего-нить подскажу по предметной части.
ну а если у вас и правда что-то не клеится с производительностью (как я позволил себе предположить), и если ваш проект не представляет ком./науч. секрета, то лучше выложите исходник - быстрее получите качественную консульт.
удач

зы: а матрицы-то какой размерности?
ззы: к стати, а по-русски описание метода Харриса не подкинете, а то у меня с человечьими языками проблема - всё больше в бинарниках читаю

Да, количество LUT конечно же снизится, дело в том, что при подключении Block RAM как примитива память будет строиться уже не на триггерах, а на блочной памяти, которая находится на кристалле, кстати доступ к ней будет осуществляться гораздо быстрее, чем если бы она была построена на траггерах. Так как это примитив, то его надо генерировать IP Core Generator и подключить к проекту. Более подробно читаем тут...

Совершенно не обязательно. В большинстве случаем память прекрасно описывается поведенчески.

Несколько раз перечитывал, что вы мне ответили, чтобы понять .



Хотел бы уточнить в чём заключается снижение производительности? В том, что в комбинаторной функции в каждый момент времени выполняется только одна ветка? Или в чём? Просто я думал, что работа ПЛИС на уровне железа и состоит из работы множества простых операций вне зависимости от уровня кода. Выходит, Вы говорите, что на уровне кода необходимо дробить операции?



Я ещё попробую использовать память, если не поможет, то обращусь за такой помощью. Просто представляю, какой это труд в чужом коде разбираться, да ещё ошибки искать.



Тоже прекрасно понимаю, что это узкое место в системе, но не знаю, что с этим делать. Смысл проекта в том, что с компьютера по какому-нибудь интерфейсу (пока это RS232, потом планируется Ethernet) передаётся изображение (матрица порядка 640x480). Это изображение обрабатывается на ПЛИСе и выдаёт результат. Да, передача матрицы - процесс, который ощутим в общем времени работы, но куда от него деться?



Спасибо.

И. Ещё раз ВСЕМ спасибо.

Не нашел картинку покрасивей, но смысл понять можно. Там где очень много логики между регистрами - там самая низкая частота.

UPD. Уберу как я, от греха подальше, картинку, пока неокрепшие мозги не испортил.

алгоритм в структурном исполнение состоит из (в общем случае) их путей прохождения данных. пути состоят из промежуточных хранилищ(например регистров) и комбинаторной блоков комбинаторной логики, которые осуществляют эффективное преобразование потока данных (еслественно, что пути данных не обязательно линейны и однонаправленны, они могут иметь обратные связи, пересекаться и расходиться при помощи коммутирующих элементов, хотя коммутирующие элементы тоже суть комбинаторика/фактически мультиплексоры - это пересечение потока данных и условного потока управления/)
при установившемся и постоянном потоке данных в синхронном цифровом дизайне производительность системы тем выше, чем выше тактовая частота тактируемых в пути данных регистров (зы: для чисто управляющих систем это немножко не так, точнее тоже так, но там приоритеты другие - важна скорость отклика) частота тактирования может быть тем выше, чем меньше время распространения сигнала от одного регистра до соседнего, следовательно макс. частота опред. наибольшей задержкой распр. данных между регистрами. т.о. нужно стремится, чтобы кмбинаторная логика была равномерно размазана между слоями регистров.
более того, если комбинаторная функция зависит не только от предыдущего состояния системы(просто пример - сравнение с накопленной за несколько шагов суммой), но и от более ранней истории состояний, сложность комбинаторики возрастает нелинейно (зависимость от кол-ва операндов и кол-ва состояний). поэтому разумно произвести эквивалентное преобразование, которое разобьёт вычисление на несколько шагов с сохранением промежуточных результатов вычисления (так и появляются автоматы состояний - хотя почти любой считающий автомат можно разложить на параллельную комбинаторику, сложность этой комбинаторики будет настолько сложной, что электроны умрут от старости, пока будут бежать от одной ступени конвейера до другой, поэтому целесообразней создать автомат, который бу работать последовательно, но с малым вр. исп. операции).
ну вот примерно так. надеюсь не слишком сложно объяснил, чтобы что-то полезное из этого сообщ. для себя извлечь
ЗЫ: картинку des333 подобрал на редкость неудачную - смотреть и вникать на её нижнюю часть строго воспрещается, т.к. она описывает технику вычисления волной (где тактирующий сигнал распространяется вместе с потоком данных)

если что-то не понятно из объяснения - спрашивайте, попробую переформулировать в более понятной манере
удач


да вы не беспокойтесь - никто через чур напрягаться здесь не будет. если будет слишком плохо накодировано - пошлют в библиотеку учиться

Согласен. Просто рисовать было неохота, а в гугле другие картинки  на скорую руку не нашлись.
Подумал, что для новичок вникать в асинхронную суть второго варианта не станет, и что сойдет картинка. Но, наверное, рисковать не стоит, уберу ка я лучше картинку. 

вот, с начинающими как раз лучше не рисковать, потому как собственная картина мира у них ещё не сформировалась, понять и устаканить свои представления они как раз в этот момент и пытаются, а тут такое потрясение

у Максфилда (The Design Warrior's Guide to FPGAs, http://ifile.it/2gydqm/design.warriors.gui...o.fpga_maz.rar)
есть хорошие картинки:

Спасибо, войны дизайна . Вы мне глаза приоткрываете на HDL!

У меня, конечно, вопросов только больше становится, но что-то начинаю понимать .

С частотой тактирования не разобрался пока. Вот рисунок выше. Я правильно понял, что скорость возрастает за счёт того, что во втором случае (pipeling) комбинаторной логики станет меньше? А не просто от того факта, что регистр появился. Просто, к примеру фраза:



мне непонятна. Насколько я себе представляю, в простейшем случае все логические блоки сидят на одном CLK. Или CLK - это не один "проводник", на нём задержки присутствуют?



Спасибо за книгу. Пока кажется очень обстоятельной.

всё верно (для простейшего случая) - чем сложнее логическая функция, тем длиннее и тернистее путь для прохождения всех сигналов по всем возможным внутренним путям. поэтому частота тактирования выбирается ~по максимальному времени распространения сигнала, иначе регистр стоящий на конце этого пути защёлкнет свою челюсть до того как до него добежит фронт сигнала.
вот смотрите: допустим у вас вся система построена на 2х входовых элементах И и ИЛИ (+ регистры). где-нибудь в пути между двумя соседними регистрами вам необходимо выполнить преобразование ((A & B ) | (C & D)) & (F & E), и есть где-нибудь в пути между другими соседними регистрами функция (X & Y). каждый логический вентиль даёт задержку сигнала 1 нс. в первом случае у вас минимальная задержка прохождения сигнала будет 2 нс, а максимальная 3 нс (посчитайте количество скобок в выражении и попробуйте нарисовать эту пирамидальную структуру с задержками на каждом вентиле. чтобы понять, что можно говорить и о минимальной задержке, представьте, что некоторые переменные могут и не меняться, т.е. сигнал на этих путях стабилен - фронта распространения нет). во втором случае время задержки 1 нс (если принять, что хоть один сигнал из X,Y меняться всё-таки должен). все регистры системы тактируются одновременно (!условно! одновременно, т.к. сигнал тактирования тоже должен бегать по проводам, а длинна этих проводов до каждого из регистров может быть разная, но этим можно пока пренебречь). если мы будем тактировать систему с учётом минимально возможной задержкой (1нс на X&Y), то первая функция просто не будет успевать пропустить через себя изменяемые значения собственных переменных и всё у нас будет через одно место, поэтому приходится тактировать схему с частотой как минимум соответств. самой большей задержке системы.
теперь, если угодно вопрос на засыпку: а можно ли схему выполняющую те же самые логические преобразования изменить так, чтобы заставить тактироваться всё-таки с периодом в 1нс? (при тех же самых условиях о 2х входовых элементах с 1нс задержкой фронта)
ЗЫ: в архитектурах ПЛИС в данный момент логика реализуется не на базе 2х входовых булевых вентелях, но общий принцип остаётся тем же

ну вот только вы не до конца проговариваете предложение: "... комбинаторной логики станет меньше между двумя соседними регистрами в пути" (потому, что общее количество комбинаторики может как увеличиться так и убавиться в зависимости от реализации или эквивалентной трансформации вычислительного метода). важно, чтобы количество комбинаторной логики на пути прохождения любого сигнала между двумя любыми соседними регистрами было примерно одинаково.