Есть циклон 1С12.
Мониторю на ноге сигнал locked с PLL (он так же используется для сброса 16 тригеров внутри FPGA)
Начинаю матрицей усилено гонять внешнюю переферию, и иногда сигнал locked из состояния '1' (захвачено) на один цикл входного для PLL генератора падает в состояние '0'. "Иногда" не переодично.
Если гонять переферию более медлено (условно меандр на ноге с более длинным периодом) то сигнал locked всегда равен '1'.
Питание на керамики вокруг матрицы смотрел байонетом, все нормально, пульсации на уровне 20-50мв от пика до пика на частотет DC/DC. Низкочастотных просадок так же не наблюдается.
Если сигнал locked отрубить от сброса 16 тригеров, то просадок не будет.
Смотерел и на ИО и на питании ядра, и на питале PLL.

Из доки на циклон не ясно как себя должен вести этот сигнал.
Взодной генератор 16МГц (минимально допустимый для циклона 15.8 МГц ). Выход PLL 64МГц.

Ясно что дело в питале, хотя смотрел TDS3054.
Может кто просветит по поведению locked.

было что то похожее, входная частота таже, очень часто locked дергался.
"главный анжанер" допустил ошибку - земля на usb разьёме была подключена напрямую к земле платы.
поключили через индуктивность и всё ок стало.

У циклона нуно VDD_PLL очень аккуратно заводить (толстые такие дороги делать), питать только от своего LDO, а нет от общего (циклона) питалова, и фильтров дофига ставить. Сигнал locked меняться не должен - в процессе работы это видать помеха какая-то.

Да заведено вроде не плохо.
Земли ПЛЛ по две дырки на каждый вывод. земляных сплошных плана два на плате.
Питание с 1.5В берется. Все компонеты 0603 стоят плотно. Фиольтр:
Кондюк X7R 1u;
Феритовая бусина BLM18P;
Кондюк X7R на 4u;
Кондюк X7R на 0.1u;
Кондюк X7R на 0.01u;
Самое странное то что осцилом не видать. Полоса у осцила 500МГц. измерял самым маленьким байонетом. нет нихрена. 20мВ от пика до пика на питании ПЛЛ.
Locked срубается где-то через 400-500мкс после усиленного дерганья ногами. период у ног 10мкс.
Провал locked на один период входного генератора и опять в 1.
Ноги правда не совсем честные которыми дергаю. Они на миллиампер 30-40 работают. Вместо шаттных 24мА. Но на керамике этого банка по питалу тоже ничего не видно.
Может по земле помеха.. но смотреть не ясно как.

На следующей плате буду землю для PLL разводить как в рекомендации для ADSP-SHARC. По типу звезды в отдельном слое.

Сообщение отредактировал Major - Jan 27 2006, 17:39

всё было именно так и сделано - свой ldo, фильтров хватало.
один черт pll вел себя не адекватно

Что значит с 1.5в берется ? Народ обычно питание разводит типа vccio -> ldo -> pll, так делать нельзя. У плл питание и земли должны быть _свои_, правда при правильной разводке плл землю можно обьединить с цифровой - но лучше так не делать - землю плл лучше коротить в самом начале основного питалова. Также дорожку питания плл делают тонкой (думают типа 100 ма хавает - чего ее толстой делать) - а она блин как антенна потом. Также фильтры должны стоять _до_ плл лдо, обычно ставят только после.
В Вашем случае нужно бороться с токами, протекающими судя по траблам, по аналоговой земле плл - берите медную оплетку, лудите и дублируйте землю - можно под пляски с бубном ж)

Только что сел посмотрел NIOS II Eval Board 1С20.
Так как указания для проектировщика ПП были: "сделать как на этой эвалюхе".
Питание для PLL заводятся с Vcc1_5 через фильтр такой как я описал в своей плате. Земля PLL заводится сквозняком на план земли, смотрел в CAM350.
Запустил эвалюху. Неадекватного поведения в ходе работы (30 минут, осцил в режиме Singl Seq.) не наблюдал. Гонял Test Board программу что в комплекте идет.
Конечно сравнение не обладает полной эквивалентностью.
Но понимания только уменьшилось...
Решил пока отложить проблему. Вроде жить то не мешает явно, осадок только остался.

Согласно CYCLONE Datasheet,
"There is a current limit of 320 mA per 16 consecutive output pins...
... PCI, LVTTL, LVCMOS, and other supported I/O standards not shown in the table do
not have standardized loading conditions. As such, the current allowed
per pin in a series-loaded condition for these standards is considered
negligible." (секция IV, DC Guidelines)

В случае заметного превышения максимально допустимого выходного тока этим ограничением, думаю, уже нельзя пренебрегать.
Возможно, перегрузка по току приводит к просадке напряжения в пределах банка ВНУТРИ матрицы, что не наблюдается на внешних выводах питания.

И ещё:
"If the input clocks have any low-frequency jitter (below the PLL
bandwidth), the PLL attempts to track it, which increases the jitter seen at
the PLL clock output. To minimize this effect, avoid placing noisy signals
in the same VCCIO bank as those that power the PLL clock input buffer.
This is only important if the PLL input clock is assigned to 3.3-V or 2.5-V
LVTTL or LVCMOS I/O standards. With these I/O standards, VCCIO
powers the input clock buffer. Therefore, any noise on this VCCIO supply
can affect jitter performance. For all other I/O standards the input buffers
are powered by VCCINT." (секция II, Board Layout - Jitter Considerations)

Спасибо. наверняка так и есть с ногами (банк весьма насыщен выходами). Не замечал этого абазаца в доке...

А про життер я уверен что не он виноват. Входной клок с життером 1пС (генератор jauch JCO-3 на 16МГц) и питание к него зафильтровано не плохо.

Сообщение отредактировал Major - Jan 29 2006, 13:53

Через дроссель, Слава, не через индуктивность. А вообще собака была зарыта в другом месте: питание и земли PLL через дроссели - и USB можно напрямую.

PS А где твои глаза были когда ты проверял схему?

PPS На BGA корпусе явно такой фигни нет, очевидно - дело в выводах, как в трансимпедансной линии передачи.