| |
 Подстроиться под входную частоту |
|
|
|
|
 Oct 4 2010, 18:02
|
я только учусь...
Группа: Модераторы
Сообщений: 3 447
Регистрация: 29-01-07
Из: Украина
Пользователь №: 24 839
|
Цитата(zombi @ Oct 4 2010, 20:35)  И всетаки не понимаю как clock enable использовать??? управлять работой триггером/регистром, не пробовали?  Возьмите ниже приведенное описание (выбирать описание Вам на VHDL или на Verilog - что больше нравиться ) и промоделируйте DFF with Positive-Edge Clock and Clock EnableЦитата Описание выводов
D -- Data Input
C -- Positive-Edge Clock
CE -- Clock Enable (active High)
Q -- Data Output Код VHDL Code
Following is the equivalent VHDL code for the DFF with a positive-edge clock and clock Enable.
library ieee;
use ieee.std_logic_1164.all;
entity flop is
port(C, D, CE : in std_logic;
Q : out std_logic);
end flop;
architecture archi of flop is
begin
process (C)
begin
if (C'event and C='1') then
if (CE='1') then
Q = D;
end if;
end if;
end process;
end archi;
Verilog Code
Following is the equivalent Verilog code for the DFF with a positive-edge clock and clock enable.
module flop (C, D, CE, Q);
input C, D, CE;
output Q;
reg Q;
always @(posedge C)
begin
if (CE)
Q = D;
end
endmodule И все поймете
--------------------
If it doesn't work in simulation, it won't work on the board.
"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
|
|
|
|
|
|
|
|
Oct 4 2010, 19:10
|
Гуру
Группа: Свой
Сообщений: 2 435
Регистрация: 6-10-04
Из: Петербург
Пользователь №: 804
|
Цитата(zombi @ Oct 4 2010, 21:53) Как DFF with Positive-Edge Clock and Clock Enable использовать для определения фазы входной частоты??? Просто Вам пытаются сказать, что одного клока 100 Мгц достаточно для Ваших нужд. Иначе Вы бы не выбрали такое семейство для своего проекта. А с фазой можно просто поступить. По включению питания все триггера семейства устанавливаются в ноль. Значит можно организовать по включению питания одноразовую работу счетчика на частоте 25 Мгц, который сформирует синхронный rst на триггер tff, на "с" вход которого подать 200Мгц. на выходе 100, в фазе с 25. ( но фронт со сдвигом)
|
|
|
|
|
|
|
|
Oct 4 2010, 19:12
|
Знающий
Группа: Свой
Сообщений: 845
Регистрация: 18-10-04
Из: Pereslavl-Zalessky, Russian Federation
Пользователь №: 905
|
Был совет не использовать внешний 25MHz-овый клок вовсе!
Питать всю схему 100MHz и разрешать кажый четвертый такт.
Ваше изумление вероятно вызвано скрытым от нас знанием схемы, в которой, возможно, 25MHz тактирует какую-то периферию.
Честно говоря, я не нашел в документации на PLL никакого упоминания о соотношении фаз, на которые можно рассчитывать, только сказано, что оно может меняться от включения к включению.
Может, пусть cpld делит клок на 4 и выдает его наружу, а не напрямую с кварца? И PLL будет счастливее...
|
|
|
|
|
|
|
|
Oct 4 2010, 19:40
|
Гуру
Группа: Свой
Сообщений: 2 076
Регистрация: 10-09-08
Пользователь №: 40 106
|
Цитата(sazh @ Oct 4 2010, 22:10) Значит можно организовать по включению питания одноразовую работу счетчика на частоте 25 Мгц, который сформирует синхронный rst
на триггер tff, на "с" вход которого подать 200Мгц. на выходе 100, в фазе с 25. ( но фронт со сдвигом) Хорошо бы еслиб альтера тянула 200. Цитата(Shtirlits @ Oct 4 2010, 22:12) Честно говоря, я не нашел в документации на PLL никакого упоминания о соотношении фаз, на которые можно рассчитывать, только сказано, что оно может меняться от включения к включению. Вы правы. Я осцилографом смотрел. Вроде фазы входной и умноженной частоты либо совпадают либо инверсны. А может осцилом всего и не увидеть. В любом случае ясно что проблему в лоб не решить.
|
|
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
