есть такая плата на которой стоит собственно виртекс5фх и этот физикл.
требуется отладить сеть в режиме 10-100 и далее установить 10-100 физикл. гигабитный не нужен и лишние провода тоже не нужны.

теперь вопрос. Если я сконфигурирую ядро в плис в режим MII и подключу его к этому гигабитному 83865 то будет работать сразу или чтото где-то нужно сделать?

Добрый день.
838865 применял, правда не с FPGA. Обязательно надо реализовать управление по MDIO. Режим 10-100 можно задавать как установкой внешних пинов PHY (если это заложено в схеме)
так и записью в регистры по MDIO.
Наверняка информация по чипу у Вас есть, но на всякий случай: http://www.national.com/mpf/DP/DP83865.html#Documents
Подробности применения надо вспомнить.
Удачи Вам.

спасибо.
инфа по чипу есть. будем разбираться. меня это в принципе и интересовало. а вообще, когда физикл переходит в режим 100 (при подключении к 100 нэткарте) он перестраивается на MII?

Добрый день.
Если разрешено автосогласование, то PHY "договаривается" с удаленной картой на той скорости, которая возможна.

это понятно. я про то спрашиваю, что интерфейс фактически работает в 3х режимах 10 100 и 1000. так вот на сколько я понимаю если коннект прошёл на 1000, то и интерфейс работает GMII а если на 100, то MII с частотой 25мег а на 10 - MII с частотой 2,5мег??? или я не прав?

datasheet
The TX_CLK clock frequency is 2.5 MHz in 10BASE-T and 25 MHz in 100BASE-TX mode.

RECEIVE CLOCK: Provides the recovered receive clocks for different modes of operation:
2.5 MHz in 10 Mbps mode.
25 MHz in 100 Mbps mode.
125 MHz in 1000 Mps GMII mode.
При этом в режимах 10 и 100 данные передаются только по 4-м младшим битам RX и TX
RECEIVE DATA: These signals carry 4-bit data nibbles (RXD[3:0]) during 10
Mbps and 100 Mbps MII mode and 8-bit data bytes (RXD[7:0]) in 1000 Mbps
GMII mode. RXD is synchronous to the receive clock (RX_CLK).

это я тоже прочитал. мы просто друг друга не совсем понимаем. Значит ли то, что если физикл подключен к линии 100 мегабит и они договорились, он превращается в 100 мегабитный по интерфейсу и не реагирует к проявлению на входах, используемых для 1000 режима. таких например, как отсутствующий гигабитный клок передатчика.

Действительно, я Вас несколько не понял. GTX_CLK (от МАС к PHY) может присутствовать в режимах 10/100, он там все равно не работает. TX_DATA[7:4] входы тоже не влияют.

программист оживёт - пусть пробует.
я сконфигурировал ядро в режиме 10-100 и наткнул на него какие смог сигналы гигабитного физикла. исключив 4-7 биты приёмопередающей шины, входной клок для мак ядра и выход тх клока от ядра к физиклу.